【硬件資訊】卷起來了？HBM4E迎來制程大進步！三星、海力士同時選擇最先進制程，性能或將大幅提升？？

新 聞一： 下一代HBM4E高度或放寬，20層堆疊在825至900微米，將減緩混合鍵合技術發(fā)展

去年JEDEC固態(tài)存儲協(xié)會宣布，發(fā)布備受期待的高帶寬內存（HBM）DRAM新標準：HBM4。其支持4層、8層、12層和16層DRAM堆棧配置，芯片容量為24Gb或32Gb，單個堆棧最大容量可達64GB。在制定新標準的時候，其中一項討論便是HBM4的高度，從過去最高720微米的限制，放寬至775微米，以適配12層及16層堆疊。

據(jù)TrendForce報道，考慮到HBM4E和HBM5等后續(xù)HBM迭代產品將引入20層堆疊，JEDEC固態(tài)存儲協(xié)會和各大存儲器制造商進行了討論，或許會進一步放寬高度限制，提高至825至900微米。

JEDEC固態(tài)存儲協(xié)會通常會在產品商業(yè)化前約一年半左右確定關鍵規(guī)格，隨著HBM4E量產時間臨近，促使了這次關于高度的討論。從歷史上看，半導體行業(yè)一直對HBM的高度有著嚴格的限制，最近積極考慮放寬這些標準來適應HBM的發(fā)展需求，主要原因有兩個：一是20層堆疊讓DRAM變得更為緊密，制造變得更加困難；二是封裝技術的影響，這點與臺積電相關，未來系統(tǒng)級芯片的厚度高于775微米，HBM需要放寬高度限制來適配。

有關放寬HBM高度標準的討論背后的另一個因素是涉及鍵合技術，在制造HBM方面發(fā)揮著關鍵作用。隨著堆疊層數(shù)的增加，需要縮小芯片之間的間隙，業(yè)界普遍認為需要引入混合鍵合技術來做到這一點，以滿足更多堆疊層數(shù)的HBM生產需要。

對于HBM制造商來說，目前混合鍵合技術仍然具有挑戰(zhàn)性。之前由于HBM4高度放寬，讓SK海力士有條件在現(xiàn)有鍵合技術中實現(xiàn)16層堆疊，無需轉向新的混合鍵合技術，從而降低了成本和制造難度。三星是對混合鍵合技術最為積極的HBM廠商，預計最早會在部分16層堆疊的HBM4E產品中采用混合鍵合技術。

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隨著HBM內存也開始引入堆疊技術，原本規(guī)則中的封裝高度要求已經開始難以滿足了。而現(xiàn)在，JEDEC固態(tài)存儲協(xié)會似乎也順應著技術發(fā)展的需求，選擇了放寬此標準。其實這并不是封裝尺寸的第一次放寬要求，在HBM4的時候就已經有過一次了，所以才造就了16層堆疊的HBM4內存，不知道進一步放寬后的HBM4E會做到什么級別呢？

新 聞2：三星推進HBM4E開發(fā)，基礎裸片計劃采用2nm工藝

上個月，三星宣布量產HBM4。其結合了4nm基礎裸片（Base Die），并搭配1cnm（第六代10nm級別）工藝制造DRAM芯片，從量產初期就實現(xiàn)了穩(wěn)定的良品率和行業(yè)領先性能，無需額外重新設計，確保了三星在早期HBM4市場的領導地位。在經歷了HBM3和HBM3E開發(fā)和量產瓶頸后，三星終于在HBM4看到了趕上領頭羊SK海力士的希望。同時三星并沒有放慢速度，已經開始在下一代HBM4E上發(fā)力。

據(jù)Business Korea報道，4nm基礎裸片搭配1cnm DRAM芯片讓三星嘗到了甜頭，使其遠遠領先于SK海力士用臺積電5/12nm基礎裸片搭配1bnm DRAM芯片的組合。三星計劃在HBM4E采用2nm工藝制造基礎裸片，提高能效、散熱管理和面積利用率，進一步擴大競爭優(yōu)勢。

目前行業(yè)其他主要參與者逐漸把重點放在了定制型HBM4E上，將其視為下一個競爭焦點。臺積電打算采用3nm工藝制造下一代基礎裸片，而三星主動將基礎裸片提升至2nm工藝，以保持領先。隨著定制HBM時代的到來，三星在HBM領域的競爭優(yōu)勢似乎變得更加明顯。

三星自身擁有代工廠，比起要尋求臺積電幫助的SK海力士和美光，預計會從內部生產中獲得潛在的成本優(yōu)勢，而且產能分配上也更為靈活。正是由于基礎裸片轉換到代工廠將對HBM產品帶來成本壓力，美光推遲到HBM4E才轉成臺積電，目前在HBM4已經遇到一些困難。

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三星在HBM4這一代終于是揚眉吐氣了，是最早量產也是最早為NVIDIA供貨的廠商。為了在即將到來的HBM4E上繼續(xù)取得優(yōu)勢，三星真的很激進了，選擇使用自家最先進的制程工藝—2nm工藝來生產基礎裸片。三星這樣做算是開始內卷了，此前存儲產品在制程工藝上一直是進步緩慢的，這次也是非常難得，這同時也引動了另一家廠商的動作。

新 聞3： SK海力士考慮采用臺積電3nm工藝，生產HBM4E的基礎裸片

上個月三星宣布量產HBM4，結合了4nm的基礎裸片（Base Die）和1cnm（第六代10nm級別）工藝制造的DRAM芯片，從量產初期就實現(xiàn)了穩(wěn)定的良品率和行業(yè)領先性能，確保了三星在早期HBM4市場的領導地位。雖然三星在HBM4上很激進，但是到了下一代HBM4E似乎變得有所保留。最近三星已確認，HBM4E的基礎裸片仍然采用4nm，并非外界盛傳的2nm，要等到HBM5才會升級制造工藝。

據(jù)TrendForce報道，目前SK海力士采用了成熟的1β (b) nm（第五代10nm級別）工藝來制造HBM4所需要的DRAM芯片，最大程度地降低了量產過程中的風險。至于HBM4的基礎裸片，雖然臺積電提供了5nm和12nm可選，但是主要仍然以后者為主，這也導致了SK海力士在與三星的競爭中有些吃虧。

隨著HBM4E更大規(guī)模的定制化，SK海力士打算升級制造工藝，基礎裸片將采用臺積電的3nm，同時DRAM芯片也迭代至1cnm，與三星處于同一水平。其實臺積電在去年12月就公布了自己的定制HBM4E設計，名為“C-HBM4E”，基礎裸片就是采用3nm，準確來說是基于該制程節(jié)點的N3P。

按照臺積電的說法，C-HBM4E的基礎裸片工作電壓將進一步降低，從HBM4基礎裸片的0.8V降至0.75V，不僅有助于減少整體系統(tǒng)功耗，也為未來更大規(guī)模的AI集群部署提供了更優(yōu)的熱管理條件。相比于HBM3E，預計C-HBM4E基礎裸片的能效是其2倍。

考慮到臺積電已經有這方面的考慮，SK海力士在自己的HBM4E基礎裸片上選擇3nm并不是什么問題。

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雖然不確定是否有關聯(lián)，但SK海力士也確實在考慮使用更先進制程工藝來生產HBM4E的基礎裸片。據(jù)傳，SK海力士考慮使用臺積電3nm進行生產，臺積電3nm對比三星2nm有沒有優(yōu)勢先不說，但人家三星是自己的生產線啊，成本顯然是低得多，產能和供應也穩(wěn)定，如果真的這樣卷起來，三星的成本優(yōu)勢將進一步擴大，其他兩家還真不一定能卷得過三星……

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