Intel 18A突破全球首個2nm量產工藝，Chiplet成為破局關鍵？

英特爾首款采用18A制程（2nm 級先進制程工藝）的芯片——Panther Lake發布后，行業目光幾乎都被 18A 制程的兩大突破吸走了：

能把漏電流降40%的 RibbonFET晶體管；

能省20%正面布線空間的PowerVia背面供電。

但很少有人細想：這么強的制程技術，為什么要把芯片拆成計算、GPU、平臺控制等五個獨立Tile（模塊），再用Foveros封裝拼起來？

答案可能就藏在先進制程的“落地悖論” 里 ——2nm 級技術能堆出高密度算力，卻解決不了單 die（硅片）的良率與成本難題。而 18A 給出的解法，正是用Chiplet重構SOC的形態：那些被單獨拆分的 Tile，本質都是功能專一的 Chiplet；最終集成的完整芯片，才是能直接裝機的模塊化 SOC。

一、18A的“拆分解法”：Chiplet如何救活先進制程？

英特爾在18A量產前其實走過彎路：早期單die測試時，即便用上 RibbonFET 和 PowerVia，整片硅片的良率也不到 50% —— 因為只要其中一個晶體管集群出問題，整顆芯片就徹底報廢。直到換成 Chiplet 思路，才打通了從實驗室到量產線的通道。

1.晶體管再強，也怕一損俱損

RibbonFET 晶體管把鰭片垂直堆疊成 “硅帶”，間距從 30nm 縮到 10nm，晶體管密度直接提升 30%。但密度越高，缺陷風險也越高 —— 就像在指甲蓋大小的地方擺上數萬顆精密零件，只要一顆出問題，整片就作廢。

拆成 Chiplet 后，風險被徹底拆解。以 Panther Lake 的計算 Tile 為例，這顆用 18A 制程的核心模塊即便良率只有 65%，也能通過 “局部替換” 解決問題：壞了的計算 Tile 直接換掉，用 Intel 3 制程的 GPU Tile、臺積電 N6 制程的 IO Tile 還能正常使用。最終整顆 SOC 的成品率反而提升到 85% 以上，這是單 die 設計想都不敢想的數字。

AMD 早在 Zen 架構時代就用這套邏輯翻身：銳龍系列把 CPU 核心拆成 CCD（計算核心 Die）和 IOD（IO 控制器 Die），即便臺積電 7nm 制程的 CCD 良率波動，成熟制程的 IOD 也能穩定供應，整機成品率比單 die 設計高 30% 以上。

2.背面供電，其實是給Chiplet “讓路

很多人只知道 PowerVia 把供電線挪到晶圓背面能降功耗，但很少注意英特爾的另一句話：“去掉電源線后，正面互連層能輕松不少”。這背后藏著 Chiplet 互聯的剛需 ——

傳統單 die SOC 的正面既要走供電線，又要走信號線，就像雙向車道擠成單行道，信號延遲居高不下。18A 把供電線移到背面后，正面完全留給 Chiplet 間的信號傳輸，路徑直接縮短 30%，還能減少 44% 的遮罩工序。換句話說，沒有 PowerVia 給 Chiplet “騰空間”，那些獨立 Tile 根本無法高效協同；而沒有 Chiplet 的拆分需求，PowerVia 的布線優化價值也會大打折扣。

3.不是所有模塊，都配得上18A的“身價”

18A 制程的晶圓成本極高，但芯片里的功能模塊對性能的需求天差地別。英特爾的聰明之處，在于用 Chiplet 實現了 “按需分配”：

·計算Tile用18A：CPU 性能核、NPU 這些決定 AI 算力的核心，必須靠最先進制程撐起來，畢竟 Panther Lake 要實現 50 TOPS 的 AI 性能，還得把 NPU 面積做小降低成本；

·GPU Tile用Intel3：圖形處理不需要 18A 的極限密度，上一代制程足夠支撐 50% 的性能提升，成本卻低得多；

·IO Tile用臺積電N6：外設管理、無線連接這些輔助功能，成熟制程完全夠用，沒必要為了“全 18A” 的噱頭多花冤枉錢。

要知道，要是按傳統SOC的思路把所有模塊堆在18A單die上，成本會直接飆升40%，而且90%的場景下都是性能過剩。Chiplet的“分艙設計”，剛好平衡了性能剛需與成本紅線。

二、行業里的拆分解法：誰都在靠Chiplet重構SOC

從消費級電腦到 AI 服務器，再到智能汽車，Chiplet 重構 SOC 早已是跨場景的通用解法。不同廠商的玩法雖有差異，但核心邏輯和 18A 如出一轍。

1. 消費級CPUAMD“CCD拆分術打翻身仗

AMD 銳龍 9000 系列能穩坐 “地表最強消費級 CPU” 寶座，靠的正是 Chiplet 架構的精準拆分。其 SOC 由 1 個 IOD（IO 控制器）和最多 2 個 CCD（計算核心 Die）組成 —— 臺積電 4nm 制程的 CCD 專攻算力，成熟制程的 IOD 負責外設連接，這種設計讓銳龍 9 9950X 在保持 16 核規格不變的情況下，實現了 16% 的 IPC 提升，游戲性能比英特爾競品快 4%-23%。

更關鍵的是成本控制：如果把 16 核全做在單 die 上，臺積電 4nm 晶圓的成本會增加 50%，而 Chiplet 方案讓 AMD 能用成熟制程分攤成本，最終售價比同性能單 die 產品低 20% 以上。這和 18A “高價值模塊用先進制程” 的思路完全吻合。

2. AI芯片：臺積電CoWoS-L中介層拆分破局

英偉達 H100 這類 AI 芯片的算力需求，逼得臺積電必須突破封裝極限。但傳統 CoWoS 封裝的大型硅中介層良率極低 ——2500 平方毫米的中介層只要有一個缺陷，整顆芯片就報廢。

臺積電的解法是推出 CoWoS-L 架構：把單片中介層拆成多個 LSI Chiplet（本地硅互連芯片），再用全域再分布層拼接成 “重組中介層”。這種設計不僅讓良率提升 40%，還能支持 8 個 HBM 內存與 3 個 SoC Chiplet 的集成，帶寬比單 die 方案高 3 倍。本質上，這和 18A 拆分 Tile 的邏輯一致：用 Chiplet 化解 “大尺寸單 die 的良率死穴”。

3. 車載電子：英特爾自己的功能模塊化實踐

在智能汽車領域，英特爾的第二代 SDV SoC 同樣采用 Chiplet 設計：把 CPU、GPU、NPU 拆成獨立模塊，通過垂直堆疊集成，車企能根據車型需求增減 AI 模塊 —— 高端車型裝滿 4 個 NPU 實現 280 通道音頻處理，入門車型保留基礎計算模塊即可。

這種“按需定制” 的靈活性，是傳統單 die SOC 根本做不到的。就像 18A 能給不同設備配不同 GPU Tile，車載 Chiplet 方案讓 SOC 從 “標準化產品” 變成 “模塊化套件”，研發周期從 18 個月縮短到 9 個月。

三、Chiplet不是選擇，是先進制程的必然

英特爾、AMD、臺積電的實踐都指向同一個結論：先進制程越往前走，Chiplet的價值越突出，Chiplet從不是 “技術噱頭”，而是先進制程演進到一定階段的必然結果 —— 它解決的是 “單die架構無法突破的矛盾”：

制程越往2nm、1.5nm 推進，單 die 的良率會越低、成本會越高，功能模塊間的性能需求差異也會越大：計算核心需要極限密度，IO 接口只需要穩定兼容，緩存模塊追求帶寬而非制程。這種 “需求分化”，注定了單 die SOC 會走向瓶頸。

而Chiplet 的價值，正在于用“模塊化思維”適配這種分化：讓高價值模塊享受先進制程的紅利，讓低需求模塊依托成熟技術控制成本；用“局部替換”化解良率風險，用“靈活集成”應對不同場景需求。從 18A 的 Tile 拆分，到 AMD 的 CCD 設計，再到臺積電的中介層重組，本質都是在踐行這套邏輯。

英特爾技術負責人曾說：“18A 的 RibbonFET 和 PowerVia 是‘加速引擎’，但真正讓引擎跑起來的，是 Chiplet 架構搭建的‘賽道’。” 這句話或許道破了未來芯片發展的底層邏輯 ——先進制程決定了 “能跑多快”，而Chiplet決定了 “能不能跑起來”。當制程進入 2nm 及更先進節點，Chiplet 早已不是 “可選路徑”，而是支撐整個行業向前的 “基礎設施”。

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