5nmFinFET工藝中CMP process挑戰與一種可能的工藝方案設計

@5nm FinFET工藝中CMP工藝

在5nm FinFET工藝中，化學機械拋光（CMP）是關鍵使能技術，用于

實現晶圓表面的全局平坦化，確保后續光刻和薄膜沉積的精度。CMP工藝步驟顯著增加，主要應用于前端（FEOL）和中間段（MOL）集成，包括淺溝槽隔離（STI）、多晶硅（Poly）拋光、替換金屬柵極（RMG）中的鎢（W）或鈷（Co）金屬化、以及后段（BEOL）銅互連等。

具體而言：

• CMP工藝步驟：5nm FinFET工藝的CMP步驟可達18-20步，比傳統節點更多。關鍵步驟包括：

• STI CMP：用于FinFET的隔離，要求高選擇性漿料（如二氧化鈰基）以最小化氮化硅損失。

  
  

• 多晶硅CMP：控制柵極高度，需高平面化效率和端點控制。
  
• 金屬柵極CMP（如RMG W CMP）：決定最終柵極高度，是最高挑戰性的步驟。

• 新興應用：如埋入式電源軌（BPR）和3D NAND階梯拋光，增加了CMP需求

根據《2024年 CMP市場規模預測.pdf》，CMP耗材市場受先進邏輯（如5nm FinFET）、3D NAND和DRAM技術驅動。2023年CMP漿料收入同比下降6.5%，但2024年預計增長5.1%，5年復合年增長率（CAGR）為5.9%（2023-2028）。CMP拋光墊市場在2023年收縮6.6%至13.6億美元，2024年預計增長8%至14.6億美元，5年CAGR為6.3%。增長主要來自氧化物、多晶硅和金屬柵極CMP步驟的增加，尤其是鈷、釕等新材料應用。

總之，5nm FinFET工藝推動CMP步驟數量和復雜度上升，帶動耗材市場穩步增長，但要求更高的技術精度和成本控制。

@5nm FinFET CMP工藝在設備、材料、工藝上的挑戰

1.備挑戰

• 先進CMP工具需求：需要多平臺、多拋光頭架構的CMP設備，集成原位終點檢測（如ISRM系統）和實時剖面控制（如SOPM-CLC、RECM-CLC），以實現納米級精度。例如，STI CMP需動態壓力調整以控制晶圓內均勻性（WIWNU）。

• 自動過程控制（APC）：厚度控制要求小于40-60?，需APC和集成計量技術作為“CMP工具的眼睛”（《2014年格芯14nm及以下CMP工藝.pdf》）。缺乏先進控制將導致過拋光或欠拋光。

• 缺陷檢測與清潔：后CMP清潔模塊需單晶圓清洗工藝，減少顆粒和劃傷。刷子設計、轉速和化學流速優化是關鍵（《2016年14nm以下和RMG技術中的CMP工藝挑戰.pdf》）。

• 漿料材料

• 選擇性需求：漿料需在氧化物、氮化硅、多晶硅之間實現極高選擇性（如>100:1）或非選擇性，以最小化侵蝕和凹陷（《2014年格芯14nm及以下CMP工藝.pdf》）。例如，RMG W CMP要求漿料對氧化物損失接近零。

• 新型材料應對：鈷、釕、鉬等金屬化替代銅，需抗腐蝕漿料（《2024年 CMP市場規模預測.pdf》）。漿料固體含量需低至0.5%以減少缺陷，并改善粒子形態（無團聚）。

• 拋光墊材料：墊需“軟墊類似硬墊”以平衡平面化效率和缺陷控制（《2017年陶氏化學CMP趨勢》）。例如，solo硬墊可提高平面化長度，但需與漿料協同優化。

新興材料挑戰：鍺（Ge）和III-V族材料（如MoS?）的FinFET引入，要求漿料適應新材料化學特性（《2024年 CMP市場規模預測.pdf》）。

3.工藝挑戰

• 缺陷控制：劃傷、顆粒殘留和電化學腐蝕是主要缺陷源，尤其在后CMP清潔中（《2016年14nm以下和RMG技術中的CMP工藝挑戰.pdf》）。例如，鎢CMP后需防止電偶腐蝕。

• 均勻性控制：柵極高度控制需晶圓內均勻性（WIWNU）<3%，但多步驟CMP（如Poly CMP、RMG CMP）的累積誤差放大變異性（《特定層的CMP工藝挑戰.pdf》）。圖案密度變化導致凹陷和侵蝕，需虛擬填充設計。

• 集成復雜度：BPR等新結構增加CMP步驟（如WBPR CMP和氧化物插塞CMP），要求停止在薄介電層（如3nm氮化硅）上，誤差容限極小（《特定層的CMP工藝挑戰.pdf》）。

熱預算和可靠性：退火后銅膨脹需與凹陷平衡，否則導致界面空洞

總結：5nm FinFET的CMP挑戰核心是“精度與缺陷的權衡”，需設備、材料、工藝協同創新。缺乏合作將導致CMP角色被非傳統平坦化技術替代、

@一種5nm FinFET CMP工藝方案設計

案總體原則

• 一機多用策略：采用多拋光頭、多平臺CMP工具（如Applied Materials Mirra系統），實現STI、Poly、RMG CMP在同一設備上切換，提高工具利用率和fab效率。

• 閉環控制：集成原位終點檢測（ISRM）、實時剖面控制（SOPM-CLC、RECM-CLC）和APC，確保厚度均勻性。

• 耗材協同：使用高選擇性漿料、solo硬墊和長效墊，平衡平面化效率與缺陷。

CMP工藝流程圖

以下流程圖概括關鍵步驟

注：具體步驟數可達18-20步，以下分步詳述。

分步CMP工藝方案1. STI CMP

• 目標：去除體氧化物，停止在氮化硅硬掩模上，最小化Fin損失和凹陷。

• 漿料與墊：使用二氧化鈰基漿料（如Hitachi Chemical先進CeO?漿料），對SiO?/SiN選擇性>10:1。墊采用solo硬墊（如IC1000），壓力<3psi以提高平面化長度（《先進制程前段CMP工藝.pdf》圖3顯示，solo硬墊將平面化長度從5mm提至15mm）。

• 過程控制：應用SOPM-CLC（光譜光學監控閉環控制），實時調整壓力區。圖3顯示，SOPM-CLC將STI場厚度范圍從30nm改善至10nm。

• 終點檢測：ISRM端點系統確保氮化硅損失<50?（《特定層的CMP工藝挑戰.pdf》圖4）。

• 后清潔：軟刷清洗，減少顆粒。

• 目標：平面化多晶硅，控制虛擬柵極高度，WIWNU <2%。

• 多步驟流程（《先進制程前段CMP工藝.pdf》第9節）：

• 步驟1（Platen 1）：氧化物突破拋光，使用非選擇性漿料（如Rodel Advansil 2000）去除帽氧化物。

• 步驟2（Platen 2）：多晶硅主拋光，使用高選擇性漿料（如Cabot EP-P1000），ISRM端點控制。

• 步驟3（Platen 3）：過拋光和緩沖，使用非選擇性漿料減少凹陷，并再氧化表面防止摻雜劑損失。

• 關鍵參數：去除率穩定在4467 ?/min，缺陷數<50（圖9數據）。

• 挑戰應對：端點控制避免過度侵蝕，消除犧牲氮化硅層，簡化流程。

• 目標：鎢（W）或鈷（Co）金屬拋光，柵極高度控制誤差<40?。

• 漿料與墊：氧化鋁基漿料，對氧化物選擇性極高（>100:1）。墊用軟墊減少劃傷。

• 過程控制：RECM-CLC（渦流電阻監控閉環控制）調整壓力，確保停止在薄介電層上。《2016年14nm以下和RMG技術中的CMP工藝挑戰.pdf》強調，W CMP需溫度穩定性和速率一致性。

• 缺陷管理：后CMP清潔用單晶圓工具，優化刷子孔隙率和化學流速，防止電偶腐蝕。

• 背景：埋入式電源軌在Fin模塊集成，增加WBPR CMP和氧化物插塞CMP（《特定層的CMP工藝挑戰.pdf》）。

• WBPR CMP：鎢金屬化后，使用高選擇性漿料，RECM-CLC控制，停止在SiO?屏障上（厚度損失<2nm）。圖5顯示，無金屬殘留是關鍵。

• 氧化物插塞CMP：流動CVD SiO?填充后，使用二氧化鈰漿料，停止在3nm SiN襯墊上。SOPM-CLC防止氧化物殘留（圖7對比過拋光時間影響）。

5. BEOL銅CMP

• 目標：銅互連平坦化，缺陷控制和電阻率管理。

• 漿料：低磨料硅基漿料，減少劃傷。集成APC通過溝槽高度控制電阻率（《2014年格芯14nm及以下CMP工藝.pdf》圖顯示，電阻率與溝槽高度反比）。

• 后清潔：O?/DHF化學清洗，防止腐蝕。

• 原位計量：作為“CMP工具的眼睛”，每片晶圓實時監控，滿足<10nm精度。

• 耗材壽命管理：先進鉆石修整盤延長墊壽命，降低CoO（所有權成本）。《先進制程前段CMP工藝.pdf》圖11顯示，IC1010墊在1200片晶圓后仍穩定。

方案優勢總結

• 精度：通過閉環控制，厚度均勻性達原子級。

• 缺陷控制：低劃傷和顆粒數，提高良率。

• 靈活性：一機多用適應多應用，減少fab空間和成本。

• 可擴展性：適用于5nm及以下節點，如GAA納米片。

此方案基于實證，旨在為半導體工藝工程師提供可實施框架，體現CMP在5nm FinFET中的核心作用。