以下是基于多個文檔中關于14nm FinFET工藝的綜合流程總結(關鍵步驟+核心技術):
- 硅晶圓準備:使用SOI(絕緣體上硅)或應變硅襯底
鰭片刻蝕:1)通過自對準四重成像(SAQP)技術形成鰭狀結構;2)鰭片尺寸:寬度≈8nm,高度≈40nm (精確度±1nm);3)STI淺槽隔離CMP平坦化(氧化物填充深度200nm)
柵極工程(RMG工藝)
源漏工程:1)超淺結注入(鍺預非晶化+低能硼/磷注入);2)激光毫秒退火(溫度>1300℃/ms,結深<15nm);3)硅化鎳鉑(NiPt)形成,接觸電阻<10??Ω·cm2
互連工藝:1)12層銅互連(雙大馬士革工藝);2)低k介質(k=2.7)+空氣間隙技術(M4/M6層);3)頂層1μm超厚鋁(供配電網絡)
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二、關鍵工藝挑戰與突破
鰭片均勻性控制
采用低溫Si3N4硬掩模刻蝕(選擇比>20:1)
STI CMP去除速率變化<3%/wafer
柵極高度波動抑制
虛擬柵(Dummy Gates)設計減少邊緣效應
APC系統(自適應過程控制)實時調節CMP壓力
漏電控制
高k/金屬柵減少柵極漏電(<1nA/μm)
鰭片根部離子注入抑制寄生溝道
參數
28nm平面
14nm FinFET
改進幅度
柵長
28nm
16nm
↓43%
鰭寬
8nm
首次3D結構
驅動電流
1.1mA/μm
1.7mA/μm
↑55%
SRAM單元
0.120μm2
0.058μm2
↓52%
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