【3D模型】22nm FinFET 工藝 Flow詳解

一、22nm FinFET 工藝 Flow 詳解（Gate Last 架構）

22nm FinFET 工藝基于后柵極（Gate Last）架構設計，核心圍繞 “鰭片（Fin）定義 - 虛柵制備 - 源漏（S/D）優化 - 柵極替換 - 金屬互連” 展開，需突破 193nm 光刻極限（2013 年 EUV 未商用），全程依賴多重工藝創新與精度控制，具體流程分 6 大核心階段：

階段 1：預處理與阱區（Well）形成 —— 器件基礎定義

1.1 外延硅（Epitaxial Si）預處理

• 襯底準備

  晶圓表面覆蓋～1μm 厚外延硅層，電阻率約 14Ω?cm，為后續 Fin 制造提供高質量硅基底。

• 超凈清洗

  采用 “Piranha（去有機物）+ HF（去二氧化硅）+ SC1（去顆粒）+ SC2（去重金屬）” 四步清洗，隨后生長 50? 厚的屏幕氧化層（Screen Oxide），避免硅表面污染。

• 光刻與掩模

  晶圓經 HMDS（六甲基二硅胺烷） priming 后，涂覆 BARC（底部抗反射涂層）與光刻膠，通過光刻圖案分別覆蓋 N 阱 / P 阱區域。

• 離子注入

• • N 阱：磷（P）注入，參數為mid-E13 劑量 @10-30KeV 能量，定義 N 型阱區；

  • P 阱：硼（B）注入，參數為mid-E13 劑量 @10KeV 能量，定義 P 型阱區。

• 快速熱退火（RTA）

  注入后進行1000°C、10 秒的 RTA 處理，激活阱區摻雜劑（使摻雜原子進入硅晶格替代位），同時去除晶格損傷；隨后剝離光刻膠，用 Piranha 清洗并 HF 剝離屏幕氧化層，生長 100? 厚的墊氧化層（Pad Oxide）。

2013 年 EUV 光刻未商用（成本 9600 萬美元 / 臺，吞吐量僅～43 片 / 小時），需依賴193nm 浸沒式光刻（193i）+ 雙重曝光 / 側墻間隔層技術實現 10nm 級 Fin 尺寸，具體步驟：

2.1 犧牲層（Mandrel）與硬掩模沉積

• 先通過 CVD 沉積1000? 厚氮化硅（Si?N?）與2000? 厚非晶碳（Amorphous Carbon），其中非晶碳作為 “犧牲芯軸（Mandrel）”，用于后續轉移圖案。

• 涂覆 DARC（介質抗反射涂層）與厚光刻膠，經軟烘、曝光、顯影、后曝光烘烤（PEB）后，形成 Mandrel 的光刻圖案（PEB 使光刻膠交聯成抗蝕刻結構）。

• Mandrel 蝕刻

  以光刻膠為掩模，通過高各向異性蝕刻將圖案轉移至非晶碳層，蝕刻終止于氮化硅層；隨后用氧等離子體剝離光刻膠 / DARC，Megasonic+SC1 清洗。

• 氧化層間隔層沉積

  CVD 沉積薄二氧化硅 blanket 層，完全覆蓋 Mandrel 表面；通過高選擇性各向同性蝕刻去除水平方向氧化層，僅保留 Mandrel 側壁的氧化層（即 Oxide Spacer，厚度決定 Fin 寬度）。

• Mandrel 去除

  用對非晶碳選擇性的蝕刻液移除犧牲芯軸，僅保留 Oxide Spacer 與氮化硅硬掩模。

• Fin 深度蝕刻

  以 Oxide Spacer + 氮化硅為掩模，高各向異性蝕刻穿透墊氧化層、外延硅層至阱區，蝕刻過程中逐步降低壓力與能量，形成帶斜率的 Fin 結構（底部為平滑曲面，避免電場集中）。

• 多余 Fin 去除

  涂覆光刻膠，曝光并蝕刻 P 阱區多余 Fin（雙重曝光導致的均勻間距冗余），匹配特定驅動電流需求；最后生長 20? 厚 “溝槽襯里氧化層（Trench Liner）”，緩解 Fin 邊角應力。

Gate Last 架構需先制備 “虛柵” 占位，待 S/D 區域處理完成后替換為高 k / 金屬柵，具體步驟：

3.1 虛柵與蝕刻停止層（ESL）沉積

• 生長 2? 厚熱氧化層（作為 ESL，后續蝕刻虛柵時保護 Fin），CVD 沉積1200? 厚未摻雜非晶硅（Amorphous Si）作為虛柵材料；

• 沉積非晶碳硬掩模與 BARC，通過 CMP 拋光至平面化表面，確保光刻精度。

• 光刻膠修剪（Photoresist Trim）

  193i 光刻膠最小分辨率有限，需通過氧等離子體均勻收縮光刻膠長度（最大修剪 30-40%，避免光刻膠結構失效），實現比光刻極限更小的柵極尺寸；

• 硬掩模與虛柵蝕刻

  先蝕刻非晶碳硬掩模，再以硬掩模為掩模蝕刻非晶硅，形成虛柵電極（FinFET 的 “L” 尺寸，即柵長，為器件最小維度）；蝕刻后剝離光刻膠，Piranha 清洗。

4.1 偏移間隔層（Offset Spacer）與延伸區（Extension）注入

• 沉積 15? 熱氧化層 + 15? CVD 氧化層，形成 Offset Spacer（控制 S/D 與柵極的距離，抑制短溝道效應）；

• 雙角度延伸區注入

• • NMOS：涂覆光刻膠覆蓋 PMOS 區，BARC 蝕刻后，砷（As）雙注入（2E15 劑量 @1KeV，±10° 角度），確保 Fin 側壁與頂部全覆蓋；

  • PMOS：剝離光刻膠，重新涂膠覆蓋 NMOS 區，硼（B）雙注入（mid-E13 劑量 @<1KeV，±10° 角度）。

• 尖峰退火激活

  先 950°C 尖峰退火 1 秒，再 1350°C FLASH 退火 1-3 毫秒，激活延伸區摻雜劑（避免高溫長時間損傷 Fin 結構），同時使摻雜劑輕微擴散至虛柵下方，定義有效溝道長度（Leff）。

• 氮化硅間隔層沉積

  CVD 沉積 600? 厚氮化硅，高各向異性蝕刻去除水平區域，僅保留柵極側壁的氮化硅間隔層（保護柵極，定義 S/D 外延區域）；

• 選擇性外延（SEG）增強性能

• • PMOS：沉積 SiCN 硬掩模，蝕刻暴露 PMOS 區 Fin，SEG 生長 SiGe（僅在硅表面成核），SiGe 的壓應力提升空穴遷移率；

  • NMOS：重新沉積 SiCN 硬掩模，蝕刻暴露 NMOS 區 Fin，早期 SEG 生長 Si（拉伸應力），后期升級為 SiC（更強拉伸應力，提升電子遷移率）；

  • 硅預非晶化注入（PAI）：1.0E15 劑量 @5KeV 硅注入，使 S/D 表面非晶化，后續形成低電阻硅化物。

移除虛柵，替換為高 k dielectric + 金屬柵，解決傳統 SiO?/ 多晶硅柵的漏電問題：

5.1 虛柵移除與界面層（BIL）生長

• PMD 預處理

  沉積 2000? 磷硅玻璃（PSG，作為預金屬介質 PMD 底層），CMP 拋光至暴露虛柵頂部非晶硅；

• 虛柵蝕刻

  蝕刻非晶硅形成 “柵極空腔（Gate Cavity）”，再干蝕刻移除空腔內的 ESL 氧化層，暴露 Fin 側壁與底部；

• 底部界面層（BIL）生長

  低溫自由基氧化生成 6? 厚高質量 SiO?（BIL），確保高 k 介質與硅界面平滑，避免電子遷移率下降。

• 高 k 介質（HfO?）沉積

  采用原子層沉積（ALD）技術，循環通入 HfCl?（前驅體）與水蒸氣（反應物），生長 12? 厚 HfO?；在氮等離子體中注入氮（提升 k 值），700°C 氮氣氛退火 30 秒穩定薄膜。

• 金屬柵分層沉積（Work Function Tuning）

• • PMOS：ALD 沉積 1nm 厚 TiN（PMOS 功函數金屬），覆蓋空腔全域；再沉積 1nm 厚 TaN（作為蝕刻停止層 ESL）；

  • NMOS：通過光刻膠保護 PMOS 區，蝕刻暴露 NMOS 區 TiN；采用自電離物理氣相沉積（SIPVD）沉積 5nm 厚 TiAl（NMOS 功函數金屬），400°C 退火使 Al 擴散穿透 TaN，與 TiN 反應生成 TiAlN（NMOS 目標功函數）；

• 鎢（W）填充與拋光

  ：SIPVD 沉積 1000? 厚鎢，填充柵極空腔；CMP 拋光至與 PSG 表面共面，形成完整金屬柵。

6.1 接觸孔（Contact）制備

• 自對準接觸（SAC）技術

  Intel 22nm 節點創新，通過 “柵極蝕刻回退 - SiON 填充 - CMP” 三步，容忍接觸孔與柵極的無限偏移（提升良率）；

• 接觸孔蝕刻

  光刻定義接觸孔位置，高各向異性蝕刻穿透 PSG，終止于 TiSi?（S/D 區）或鎢（柵極）；

• 阻擋層與鎢填充

  IMP PVD 沉積 40? Ti（黏附層）+25? TiN（阻擋層），CVD 沉積 2500? 厚鎢；CMP 拋光去除過 burden，形成鎢接觸 plug。

22nm 后期為降低接觸電阻，逐步替代鎢接觸為銅接觸：

• 沉積 Ta/TaN 阻擋層（防止 Cu 擴散污染硅），SIPVD 沉積銅籽晶；

• 電化學沉積（ECD）厚銅層，300°C 形成氣退火優化晶粒結構；CMP 拋光至與 PSG 共面，最后沉積四層拉伸氮化硅（作為接觸蝕刻停止層 CESL）。

• EUV 缺失的替代方案

  2013 年 EUV 未商用（成本高、吞吐量低），依賴193i 浸沒式光刻 + RET/OPC（分辨率增強技術 / 光學鄰近校正）+ 光刻膠修剪 + 側墻間隔層，實現 10nm 級 Fin 尺寸（193nm 光刻極限～30nm）；

• 工藝復雜度權衡

  相比 planar 工藝，新增 20 + 步驟（如 Mandrel、Spacer、柵極替換），但通過 CMP、Megasonic 清洗、高選擇性蝕刻等技術控制良率。

創新點

目的與優勢

Gate Last 架構

避免高 k / 金屬柵在 S/D 外延時的高溫損傷，提升柵極可靠性；

側墻間隔層 Fin 制造

突破光刻分辨率，實現 10nm 寬 Fin，且均勻性高；

選擇性外延（SiGe/SiC）

PMOS 用 SiC 壓應力、NMOS 用 SiC 拉伸應力，分別提升空穴 / 電子遷移率 30%+；

自對準接觸（SAC）

容忍接觸孔 - 柵極偏移，良率從 80% 提升至 95%+；

ALD 高 k 沉積

12? HfO?薄膜均勻性 < 1%，漏電流比 SiO?降低 100 倍；

3. 關鍵性能優勢（Intel Tri-Gate 數據）

• 功耗降低

  相同開關速度下，工作電壓為 32nm planar 器件的 75%，主動功耗降低 50%；

• 性能提升

  相同功耗下，性能提升 37%；1V 電壓時速度快 18%，0.65V 低電壓時速度快 37%；

• 短溝道效應控制

  3D Fin 結構使柵極三面包裹溝道，柵控能力提升，DIBL（漏致勢壘降低）<50mV/V。

• 技術主導性

  22nm 節點后，FinFET 成為主流架構（替代 planar），Intel 2014 年 Q3 量產，TSMC 2014 年跟進；

• 后續演進

  14nm 節點升級 SiC 應力層、EUV 光刻（提升吞吐量），22nm 工藝的高 k / 金屬柵、SEG 等技術成為后續節點基礎；

• 成本與良率

  單晶圓工藝成本比 32nm 高 20-30%，但通過性能提升（如手機 SoC 能效比）抵消成本增量。

• Fin 蝕刻精度

  通過逐步降低蝕刻能量 / 壓力，實現底部平滑曲面，避免電場集中導致的擊穿；

• 金屬柵功函數匹配

  PMOS 用 TiN、NMOS 用 TiAlN，精準調控閾值電壓（Vth）；

• 接觸電阻控制

  采用 TiSi?硅化物、Cu/TaN 阻擋層，22nm 節點接觸電阻比 32nm 降低 15%。