低溫蝕刻：3D NAND的關鍵推動因素

（本文編譯自Semiconductor Engineering）

邊緣端與云端存儲需求的增長，正推動多類應用對更高容量閃存的需求持續攀升。

3D 閃存的技術迭代周期為12至18個月，其更新換代速度和性能提升幅度遠超多數其他半導體器件。每一代新品面市，閃存供應商均可實現讀寫速度提升50%、比特密度提高40%，同時達成更低延遲與更高能效的優化目標。

3D閃存制造商利用微小的深溝槽堆疊和連接存儲單元，以維持如此驚人的技術迭代速度。這些溝槽隨著每一代產品的推出而變得更小更深。深冷蝕刻作為一項突破性技術，能夠以僅100納米的孔徑，鉆出數十億個深度可達10微米的溝槽孔，且孔道形態近乎垂直。在高度重視能效與可持續發展的半導體行業中，這類創新蝕刻設備相較前代深冷解決方案，能耗降低一半，碳排放減少幅度超80%。

對于NAND閃存的蝕刻工藝而言，關鍵挑戰在于如何在保持合理蝕刻速率的同時，確保溝槽從上到下的垂直形態。建模在優化工藝配方方面發揮著越來越重要的作用，以確保垂直形態的一致性，避免關鍵尺寸偏差、彎曲以及存儲器孔內部的形狀畸變。即使只有少量數據，人工智能技術也能幫助優化這些特征的形態。這些存儲器形態之所以如此關鍵，是因為它們的均勻性直接關系到NAND閃存的性能，而性能的衡量指標是讀寫速度和編程/擦除效率。

3D NAND芯片的主要生產商包括三星電子、西部數據、東芝旗下的鎧俠（Kioxa）、SK海力士等。通過堆疊更多更薄的二氧化硅和氮化硅交替層（ON），他們能夠在每一代器件中增加30%的字線數量。然后，利用深反應離子刻蝕（DRIE）技術在芯片上刻蝕出數十億個高縱橫比的圓柱體（深寬比超過50:1）。

DRIE反應器優先引導離子做垂直運動，從而實現用于深溝槽隔離、硅通孔、MEMS腔體和其他垂直結構的平行形態。在NAND閃存中，即使這些特征的原子級偏差極其微小，也會降低器件的電性能，導致良率和性能下降，并可能影響其可靠性。

對于一個孔徑100納米、深度10微米的溝槽孔而言，其允許的剖面偏差僅為10納米。“因此，如果將10納米的剖面偏差視為深度的函數，那么這小于0.1%的剖面偏差，這確實令人印象深刻，”Lam Research全球蝕刻產品公司副總裁Tae Won Kim表示。

3D NAND如何擴展？

3D NAND芯片制造商利用三種關鍵方法擴展其器件（見圖1）。閃存單元可以更緊密地排列（x和y方向擴展），或者使用垂直連接進行堆疊。自2014年左右業界從2D NAND過渡到3D NAND以來，閃存制造商主要采用垂直方向的構建方式，同時將邏輯電路放置在存儲陣列下方，以進一步縮小尺寸（稱為芯片陣列下，或CUA）。芯片制造商還在不增加面積的情況下增加每個單元的位數，從單比特擴展到每個單元4比特（四層單元）及更高，這增加了電壓狀態的數量。

圖1：NAND閃存通過減小單元間距和尺寸、堆疊字線以及增加每個單元的位數來實現規?；?/strong>

（圖源：Lam Research）

如何走到這一步？

NAND芯片制造商之間的競爭異常激烈，他們都力求在每個制造步驟中實現卓越的均勻性和重復性。這里展示的是存儲器空穴通道蝕刻。其他重要的NAND高深寬比蝕刻工藝包括：

• 隔離槽：蝕刻區域，用于隔離字線，確保正常的電氣功能；

• 多層接觸孔：連接不同金屬布線層的孔；

• 階梯結構：用于訪問每一層中的文字行的連接（見圖2）。

垂直通道蝕刻工藝完成后，氧化層、俘獲層和多晶硅溝道會沿著溝槽孔的側壁沉積。這種結構通常被稱為“通心粉溝道”。

圖2：3D NAND門環繞式架構示意圖。

（圖源：imec）

在大多數NAND產品中，垂直排列的電荷俘獲單元取代了位于源極/漏極上方的浮柵(FG)晶體管。雖然兩種器件的工作原理類似，但電荷俘獲單元位于沉積在柵極氧化層（源極和漏極之間）的氮化物層中，本質上是一個內部帶有氮化硅俘獲層的垂直MOSFET器件。

存儲單元陣列完成后，芯片制造商通常會制造第二層或堆疊層，然后再將其連接成串?！暗牵_保這層厚度約為30μm的堆疊層之間直徑一致，會增加工藝的復雜性和成本，對高堆疊沉積和高縱橫比蝕刻工藝提出了挑戰，”imec存儲器工藝集成團隊的高級集成研究員 Sana Rachidi 指出。

雖然多層短堆疊結構可以減輕高深寬比蝕刻設備的性能要求，但也增加了成本和工藝復雜度，尤其是同一層的多個存儲單元孔，必須與第二層的單元孔精準對齊，因為后續需要將它們相互連接。因此，技術研發面臨著一個權衡取舍：是采用需精準對齊的短堆疊層架構，還是進一步提升蝕刻工藝性能，在ON堆疊層中蝕刻出更深的溝槽孔。

目前，NAND閃存供應商正盡可能地將多個存儲單元封裝在單層結構中，然后再構建第二層?！傲硪淮蠹夹g趨勢是，在獨立晶圓上完成外圍互補CMOS電路的優化制備，再通過混合鍵合技術將其與存儲單元陣列堆疊鍵合，”Rachidi表示，“為了控制不斷增長的加工成本，他們還在垂直方向上進行進一步的縮放，即所謂的Z向間距縮放。”

為什么需要低溫工藝？

在傳統的反應離子刻蝕（RIE）工藝中，隨著微孔內材料的不斷剝離，刻蝕速率會逐漸下降。21世紀10年代前后，刻蝕設備制造商開始探索低溫工藝（0°C至-30°C），以期通過結合低溫工藝和新型化學方法，提高RIE系統的生產效率并改善垂直刻蝕效果。

通過保持晶圓的低溫狀態，高能氟離子和氧離子能夠有效地去除氧化硅-氮化硅堆疊層及其相關雜質?！拜^低的溫度可以抑制不必要的側壁刻蝕，同時增強離子遷移率和轟擊效果，”Lam Research公司的Kim表示。這種超低溫是通過在刻蝕平臺上使用冷卻器以及對晶圓進行氦氣冷卻來實現的。

從化學角度來看，更高的刻蝕速率源于中性粒子表面擴散和物理吸附的增強。重要的是，工藝工程師需要控制孔頂部聚合物的形成，因為聚合物會阻礙離子流到達溝槽孔底部?！皽喜劭灼拭媸峭ㄟ^精確控制晶圓溫度和氣體化學性質來控制的，這利用了刻蝕側壁上中性粒子吸附方式隨溫度變化而發生的從化學吸附到物理吸附的轉變，”Kim解釋道。

所需的蝕刻深度不斷增加。東京電子的Yoshihide Kihara及其同事估計：“對于未來超過400層的3D NAND芯片，為了維持當前的雙層堆疊結構，每層存儲器溝槽孔的蝕刻深度至少需要8μm。”

這種新型化學方法既能提高刻蝕速率和溝槽孔深度，又能減少碳排放。東京電子團隊補充道：“通過使用HF氣體進行刻蝕，可以大幅降低傳統CF氣體的分壓，從而與第一代低溫工藝相比，溫室氣體的碳排放量可減少84%?！痹摴具€發現，少量含磷氣體（PF?）可作為催化劑，促進HF與SiO?之間的反應，從而在較低溫度下提高刻蝕速率。

低溫蝕刻技術的需求已經非常明確。Kim指出，Lam Research已經在用于3D NAND應用的生產晶圓廠中安裝了1000個低溫蝕刻腔。

反應離子刻蝕（RIE）可采用兩種類型的反應器——電容耦合等離子體（CCP）和電感耦合等離子體（ICP）。通常，ICP更為常用，因為它的兩個電極可以獨立控制離子能量和離子密度，而射頻偏置功率則可將活性離子加速注入刻蝕孔中。

成功蝕刻的另一個關鍵要素是用于形成溝槽孔和縫隙的光刻和蝕刻掩模。芯片制造商使用厚厚的非晶碳硬掩模（通過化學氣相沉積法沉積），并在其上旋涂玻璃和光刻膠，首先對硬掩模進行圖案化。這層厚掩模保護了蝕刻過程中需要保留的ON/ON/ON區域。

Lam Research 還利用等離子體脈沖在刻蝕模式和鈍化模式之間切換。刻蝕過程的副產物非常重要，因為它們可以鈍化側壁，防止結構彎曲。垂直通道刻蝕的縱橫比已經接近70:1，要過渡到100:1的縱橫比，控制起來將更具挑戰性。

未來微縮面臨怎樣的風險？

為了在每一代產品中持續增加ON層數，縮小字線之間的Z軸間距（現有器件的Z軸間距約為40nm）似乎是合理的。然而，imec的研究人員警告說，隨著NAND閃存制造商在繼續使用現有材料的情況下縮小尺寸，會出現兩個物理問題——橫向電荷遷移和單元間干擾。

電荷遷移和信號干擾會降低閾值電壓、增大亞閾值擺幅、降低數據保持時間并提高編程/擦除電壓。imec的研究人員表示：“當進一步減小字線層厚度時，電荷俘獲晶體管的柵極長度也會相應縮短。因此，柵極對溝道的控制力逐漸減弱，相鄰單元之間的靜電耦合也隨之增強。除了單元間的干擾外，存儲單元在垂直方向上的縮小還會導致橫向電荷遷移（或垂直電荷損失）。被困在SiN層內的電荷往往會穿過垂直方向的SiN層遷移，從而影響數據保持時間?！?/p>

一種可以抑制單元間干擾的工藝改進方法是用低介電常數材料（低k值）的空氣間隙代替字線之間的氧化物介質。事實上，空氣間隙此前已在2D NAND器件中用于此目的。然而，在垂直結構中引入空氣間隙比在平面結構中要困難得多。

Imec最近設計了一種可重復的氣隙方案，該方案在沉積ONO堆疊層之前，先對柵極間氧化層進行凹陷處理。氣隙的引入使其與字線自對準，從而可以精確控制其位置，并提供可擴展的解決方案。

結語

低溫蝕刻是反應離子刻蝕工藝的一項關鍵技術突破，它能夠在3D NAND器件中形成極深極薄的腔體，用于垂直接觸、隔離槽、階梯接觸和外圍接觸。芯片制造商正在優化30余項蝕刻參數，以確保從頂部到底部關鍵尺寸(CD)的垂直剖面保持最小變化。

隨著這項極具挑戰性的技術的推廣應用，工藝仿真與人工智能輔助技術，能夠在無需耗費數百片研發晶圓的前提下，為蝕刻工藝方案的優化發揮重要作用。這一技術路徑不僅能節約成本，還可縮短產品的上市周期。因此，半導體行業或將在這類核心制造工序及其他關鍵制程中，進一步加大對虛擬制造技術的依賴程度。