全球半導體行業不斷追求更小尺寸、更高集成度,垂直堆疊晶體管被視為突破物理限制、實現三維芯片的核心方案,但長期被電流泄漏、運行不穩定等問題困擾。近日,韓國大邱慶北科學技術學院(DGIST)研究團隊成功研發出雙調制垂直堆疊晶體管,在二維納米信道結構中實現無電流泄漏穩定工作,為下一代三維堆疊半導體打開關鍵突破口,相關成果發表在國際期刊《Advanced Science》上。
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隨著芯片集成度持續提升,傳統平面半導體逼近物理極限,垂直堆疊晶體管成為主流研發方向。這類器件將電流通道垂直疊加,能在有限空間內大幅提升集成密度,但傳統結構存在明顯缺陷:柵極電信號無法均勻傳遞到通道內部,加上通道長度縮短,極易出現電流泄漏與工作失常,嚴重制約三維半導體發展。
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為破解這一難題,DGIST 張在恩教授與杓高恩博士團隊創新提出雙調制結構,采用上下兩個柵極,以不同機制協同控制導電通道,讓電流以夾層形式穩定流動。研究團隊在下電極開設開口,讓電信號更深入通道內部,同時用上石墨烯材料制作上電極,實現更精準的電流調控,并在易泄漏區域加裝阻斷層,從根源切斷功率損耗路徑。
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這款新型晶體管在納米尺度下形成極薄平面導電層,能將漏電流抑制到 10^-12 安培的極低水平,清晰區分電路開啟與關閉狀態,在低電壓下仍能輸出足夠電流,即便在光照、長時間運行等嚴苛環境下也保持穩定。
更具產業價值的是,該技術無需昂貴的超精密對準工藝,也不需要高溫制程,適配大規模生產與多層垂直堆疊,具備極強的工業化落地能力。研究團隊表示,這項技術突破了傳統垂直晶體管的底層缺陷,可廣泛應用于高集成度三維半導體、低功耗邏輯器件、先進存儲與柔性電子等關鍵領域。
張在恩教授指出,此次雙柵極設計策略,讓納米級信道也能穩定運行,將有力推動下一代低功耗、高集成三維半導體時代加速到來,為全球芯片產業升級提供全新技術路徑。
參考資料:Goeun Pyo et al, Dual‐Modulated Vertically Stacked Transistors With Fully Laminated Plate‐Type Architecture Featuring Nanoscale Channel Length, Advanced Science (2026). DOI: 10.1002/advs.202519410
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