一種基于193i光刻機的5nm FinFET工藝光刻方案——從鰭片到M1層的技術路徑與關鍵挑戰

這是一組5nm SRAM 參數

【工藝概覽】

在EUV光刻機未大規模普及前，5nm FinFET工藝的關鍵層仍依賴193nm浸沒式光刻（193i） 結合多重圖形技術實現。以下為從硅片到M1層的核心光刻流程（臺積電版本）：

想要用193i替代EUV有一定的局限：

Fin/柵極層因SAQP/SADP可規避EUV高LER問題，但切割層和接觸孔需依賴193i多重曝光，否則需放寬設計規則（≥45 nm）。

其次，SAQP工藝還需要依賴ALD設備、高選擇比刻蝕設備

NAURA刻蝕機與Piotech ALD設備已驗證支持SAQP關鍵步驟，但光刻環節仍依賴ASML 193i設備。

5nm FinFET工藝的切割層（Cut）和接觸孔（MEOL/SD Contact）特征尺寸已突破193nm浸沒式光刻（193i）的物理極限（約38nm半間距），為解決此矛盾，本方案采用自對準雙重圖形化（SADP）結合切割層掩模優化的策略

【一種可能的方案】

切割層：先通過SADP形成密排線陣列，再以193i光刻定義切割區域

接觸孔：采用LELE（Litho-Etch-Litho-Etch）雙圖案化，通過兩次193i光刻交錯形成亞30nm孔陣列

技術基礎：高NA 1.35的193i掃描儀（如ASML NXT:2000i）結合化學放大光刻膠（CAR），可實現1.9nm套刻精度

抗反射涂層系統

雙層BARC結構（ARC29A+底層薄膜）通過折射率（n=1.7@193nm）和消光系數（k=0.5）優化，將基底反射率降至1.8%以下

TARC厚度需滿足λ/4n相位條件（d≈45nm），實現表面反射率<1%

正膠參數：

光刻膠工藝窗口：

PEB時間需嚴格控制在90±5秒，超過100秒將導致線寬粗糙度（LWR）增加20%

顯影液采用0.26N四甲基氫氧化銨，配氮氣吹掃減少缺陷

[曝光參數優化]——很重要

照明模式：

切割層：Y向偏軸照明（σ=0.8/0.4）

接觸孔：四極照明（σ=0.7/0.3）

劑量聚焦：

切割層：22-26 mJ/cm2

接觸孔：28-32 mJ/cm2（需更高劑量穿透接觸孔深寬比）

Track配置

四層涂布（SOC+BARC+TARC+PR）的總厚度需控制在200nm以內，避免焦深不足

切割層SADP

• 側墻材料選擇SiON（厚度≈15nm），確保刻蝕選擇比>3:1

• 切割掩模設計需考慮相鄰鰭片間距（<30nm）的鄰近效應

接觸孔LELE流程

第一次光刻（定義奇數列孔）→刻蝕→填充氧化物→第二次光刻（定義偶數列孔）→刻蝕→通孔形成

套刻控制：

• 采用ASML NXT:2000i的 雙工件臺系統 ，實時補償晶圓形變

• 要求套刻精度：<1.5nm（3σ），需通過先進過程控制（APC）實現

Overlay預算分配

【一種可能的方案之工藝風險與對策】

通過SADP+LELE混合圖形化策略，結合四層抗反射系統與高分辨率CAR光刻膠，可在193i平臺上實現5nm FinFET的亞30nm切割層與接觸孔制造：

• 采用ARC29A雙層BARC將反射率壓制至<2%

• 通過NXT:2000i的1.9nm套刻精度滿足多重圖形化需求

• 設計旋涂碳（SOC）層增強刻蝕選擇比

該方案需嚴格控制Track系統的烘烤均勻性（±0.5°C）和曝光劑量穩定性（±2%），建議配合實時過程控制（RTPC）系統實現良率>85%的量產能力。

以上