半導體設備的下一個金礦，藏在封裝廠里

先進封裝，正成為近日半導體市場的行業熱詞。一邊是光刻機龍頭ASML正式把槍口對準先進封裝，一邊是博通開始出貨 3.5D XDSiP 先進封裝平臺首款 SoC 芯片。

這一系列動作的背后，指向一個清晰的行業共識：摩爾定律步入下半場，單純依靠制程微縮的路徑已然越走越窄。而先進封裝，正成為半導體產業未來十年的關鍵增長極，也是行業核心競爭的全新賽道。

要理解這一變革的必然性，需先穿透先進制程瓶頸下，芯片行業面臨的兩大核心困局。

01

芯片微縮，走進死胡同

過去半個多世紀，半導體產業的核心敘事始終圍繞“晶體管微縮”展開。每一次制程工藝的迭代（從28nm到7nm，再到3nm、2nm），本質都是通過縮小晶體管尺寸，在單一芯片晶圓上集成更多晶體管，從而實現性能提升、功耗降低的“雙重紅利”。這一邏輯支撐了行業數十年的高速增長，成為芯片產業發展的核心驅動力。

但如今，這條被驗證無數次的賽道，已觸達不可逾越的天花板。

從物理層面看，當晶體管尺寸逼近原子量級，傳統的硅基CMOS技術面臨根本性挑戰：晶體管柵極漏電問題日益嚴重，量子隧穿效應導致芯片穩定性大幅下降，信號傳輸延遲難以優化。即便是目前最先進的3nm工藝，其晶體管密度已接近物理極限，進一步微縮帶來的性能增益已呈邊際遞減——每推進一納米，所需的技術突破難度呈指數級上升。

從成本角度看，先進芯片制造依賴極紫外光刻（EUV）等核心設備，而全球僅少數企業能掌握EUV技術，設備采購成本超1.5億美元/臺。同時，制程微縮對原材料純度、生產環境潔凈度的要求近乎苛刻，進一步推高了晶圓廠的運營成本。這一點，從臺積電的晶圓報價中便可讀出：

物理極限的束縛與經濟成本的重壓，共同宣告了“單一依賴制程微縮”的時代走向終結。技術路徑的瓶頸，倒逼行業跳出“尺寸之爭”，尋找新的性能提升路徑。

而先進封裝，正是破解這雙重困局的最佳答案。

02

先進封裝的戰場，早已涇渭分明

先進封裝的核心邏輯，是“異構集成、系統重構”——它不再執著于單芯片的制程精進，而是通過封裝級的技術創新，實現多芯片、異質芯片的高效整合，用系統級的全局優化，彌補單芯片的性能短板。

目前全球主流的先進封裝技術，主要分為四大路線，每條路線都有自己明確的核心戰場、解決的核心矛盾，以及對應的產業格局。

第一條路線，是2.5D/3D封裝，該技術也是當前高端算力的核心載體。作為AI大模型、HPC、高端GPU的剛需技術，2.5D/3D封裝主攻極致互聯帶寬與超低延遲，直接決定高端算力芯片的性能釋放。

其中，2.5D封裝通過中介層實現了高密度互連—— 中介層多采用硅或玻璃材料，通過重布線層（RDL）與硅通孔（TSV）構建精細互連網絡，芯片先與中介層鍵合，再通過中介層連接至基板。硅中介層的布線密度遠高于傳統有機基板，可實現微米級線寬與線距，大幅縮短芯片間互連距離，使信號帶寬提升 3-5 倍，功耗降低 40% 左右；而玻璃中介層憑借更低的介電損耗與更優的熱穩定性，成為下一代 2.5D 封裝的核心材料方向。典型應用包括 AI 加速卡、高端 GPU（如 NVIDIA H100）、數據中心芯片，臺積電 CoWoS、英特爾 EMIB 等技術均是 2.5D 封裝的成熟代表，目前已實現大規模量產。

3D 封裝則徹底打破平面限制，以“垂直堆疊” 實現集成密度的質的飛躍，是高端封裝的核心形態。其核心邏輯是將多片芯片（邏輯芯片、內存芯片等）垂直疊加，通過硅通孔或混合鍵合技術實現層間直接互連，無需中介層中轉 —— 這也是 3D 與 2.5D 封裝的本質區別。英特爾Foveros、三星X-Cube技術現已落地，是下一代超算與旗艦AI芯片的核心方向。

這類技術盡管領先，但面臨成本高昂、制造工藝復雜的問題，還受制于供應鏈高度集中（尤其是臺積電 CoWoS 產能緊張）帶來的產能依賴與生態壁壘。

第二條路線，為Chiplet封裝。其核心是將龐大SoC拆分為多個功能芯粒，按需選擇最優制程代工，再通過封裝整合實現完整功能。比如，將最關鍵的模塊（如計算核心）用先進制程，把I/O、存儲等對制程不敏感的模塊用成熟制程，從而在整體性能和成本之間取得平衡。AMD便憑借Zen架構Chiplet方案，在x86 CPU市場實現了份額的快速攀升。國內方面，長電科技、通富微電等龍頭已實現規模化突破，多款國產Chiplet架構芯片落地。

Chiplet技術雖然實現了靈活的設計和成本優化，但面臨著多芯粒集成帶來的設計復雜度高、互聯標準統一難以及潛在的系統級協同驗證風險。

第三條路線，是扇出型封裝（Fan-Out）。如果說2.5D/3D是高端專屬，扇出型封裝就是實現高性能與成本平衡的優選方案，它摒棄傳統基板與引線框架，晶圓級直接制造重布線層（RDL），不僅顯著縮小了封裝體積、提升了散熱效率，還提供了比2.5D封裝更具競爭力的成本優勢。

扇出型封裝盡管性價比突出，但在面對極致I/O密度和超大規模集成需求時，其電氣性能和設計靈活性相比2.5D/3D封裝仍存差距。

第四條路線，是SiP系統級封裝。SiP是消費電子、可穿戴設備、物聯網、車載電子等碎片化場景的首選，核心滿足“小體積、全功能、快落地”需求。通過將處理器、存儲、傳感器、射頻等多類芯片整合進單一封裝體，SiP實現完整系統功能，具備研發周期短、適配性強、集成度高的優勢，是碎片化需求場景的高性價比方案。蘋果iPhone、AirPods全系列大規模采用，國內車載、IoT廠商也依托SiP快速實現產品量產。

雖非參數最頂尖，但SiP是應用范圍最廣、離終端市場最近的先進封裝方案。

03

光刻機，在封裝市場“火出圈”了

可以看到，當前的先進封裝技術，已徹底脫離傳統“組裝” 范疇，邁入 “微納制造” 的高階階段。光刻技術正是這一轉型的核心支撐。

從技術角度看，晶圓級封裝（WLP）直接在整片晶圓上進行封裝，需要光刻技術定義布線層，精度要求達到納米級；Chiplet 封裝技術中，不同芯粒的“互連”需要超細線路，必須用光刻技術實現 “凸點”“ 重布線層” 的高精度制造；3D IC 封裝技術中，芯片垂直堆疊后，通孔（TSV）的加工也需要光刻輔助定位。

當下的后端光刻市場，長期由佳能主導。如今該領域的競爭正在變得愈發激烈。據悉，ASML已開始供應其先進封裝光刻系統Twinscan XT:260，首批出貨始于2025年底。XT:260具備更高的吞吐量，稱其生產率高達傳統系統的四倍。該設備可以處理厚度在0.775到1.7毫米之間的基板，還能緩解因多芯片貼裝引起的高達1毫米的翹曲。

尼康（Nikon）則計劃于 2027 年 3 月切入該賽道，屆時將形成佳能、ASML、尼康三方競逐的市場格局，技術路線與成本控制的競爭將進一步激化。

AI 算力需求的爆發式增長成為封裝光刻設備需求的核心驅動力。AI 處理器通過 2.5D/3D 封裝將GPU與HBM深度集成，以突破存儲帶寬瓶頸，這一架構對中介層（interposer）的線路精度提出納米級要求。臺積電 CoWoS 封裝產能的快速擴張印證了這一趨勢：其月產能從 2024 年的 3.5 萬片晶圓躍升至 2025 年底的 7 萬片，預計 2026 年底將達到 13 萬片，而英偉達、AMD 等頭部客戶的集中下單，直接推動了對高精度中介層光刻系統的需求激增。值得注意的是，隨著封裝尺寸持續擴大，制造商正從傳統圓形硅晶圓轉向矩形基板，以降低材料損耗率，這對光刻設備的基板適配性與制程靈活性提出了更高要求。

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混合鍵合設備，先進封裝的另一核心支柱

在光刻技術主導線路定義的同時，混合鍵合設備正以“互連革命” 的姿態，成為先進封裝熱潮中的另一關鍵增量。

作為傳統熱壓鍵合與凸點鍵合的升級方案，混合鍵合技術（尤其 Cu-Cu 混合鍵合）通過金屬與介電質的同步鍵合，將互連間距從傳統方案的 40μm 壓縮至 1-2μm，每平方厘米可實現百萬級連接點，使芯片間數據傳輸帶寬提升一個數量級，同時降低寄生電阻與功耗，成為 3D IC 堆疊、HBM 制造等高端封裝場景的必選技術。上文四大先進封裝技術也對混合鍵合技術提出明確需求，比如3D 封裝作為其核心剛需場景，“垂直堆疊” 架構依賴混合鍵合實現層間直接互連；Chiplet 封裝向高端化進階過程中，AMD 等處理器通過混合鍵合解決芯粒間帶寬瓶頸。

據悉，ASML正在研發混合鍵合設備，并與Prodrive、VDL-ETG兩家供應商建立技術合作。這兩家企業此前為ASML的EUV光刻機提供磁懸浮系統核心組件，其技術積累將為新型封裝設備的精密運動控制提供關鍵支持。

ASML首席技術官Marco Pieters此前公開表示，封裝環節的設備創新將成為半導體產業新的增長極，特別是混合鍵合技術能實現芯片間更密集的互連，這對設備精度提出極高要求。若混合鍵合設備研發成功，將與ASML現有產品線形成協同效應，使其覆蓋從晶圓制造到封裝測試的全產業鏈設備供應能力。

而混合鍵合與光刻技術的協同，構成了先進封裝的核心制造閉環：光刻技術負責線路與鍵合 pad 的精準定義，混合鍵合設備實現芯片間的高密度互連，兩者共同支撐起 “微納制造 + 異構集成” 的先進封裝體系。

05

3.5D封裝，巨頭們都下場了

面對AI帶來的計算需求，博通、AMD、英特爾、三星等半導體巨頭正憑借各自的核心技術方案，共同定義3.5D封裝。

早在2023年，AMD就發布了業界矚目的MI300系列AI加速器，成為首家將3.5D封裝技術引入量產的計算巨頭。AMD的3.5D封裝本質上是將臺積電兩大尖端工藝進行了融合創新：既采用了基于Cu-Cu混合鍵合的SoIC 3D堆疊技術，將GPU計算芯片或CPU芯片垂直堆疊在I/O芯片（IOD）之上，實現了超15倍的互連密度提升與極致能效；同時又依托CoWoS 2.5D硅中介層，將多個3D堆疊模塊與HBM3內存進行高密度并排互連。這種3D堆疊計算芯片+2.5D集成內存與I/O的復合架構，正是AMD所定義的“3.5D封裝”

博通也于近日宣布了一項重要進展：基于其XDSiP 3.5D平臺、采用2nm制程的定制計算SoC已正式交付富士通，將用于AI超算集群。該技術由博通于2024年推出，其核心“殺手锏”在于采用了面對面（F2F）混合銅鍵合技術。

與傳統的“面背堆疊（F2B）”不同，博通直接將2nm的計算芯片與5nm的SRAM緩存芯片“正面貼正面”地鍵合在一起。這種原子級的銅-銅連接，使得每平方毫米可達成數萬個互聯點，大幅提升了芯片間的互聯密度，同時顯著降低了接口功耗。這種高密度、低功耗的互聯能力，為算力密集型應用提供了基礎。據悉，3.5D XDSiP 所采用的 F2F HCB 技術，很可能是臺積電 SoIC-X（無凸塊）堆疊技術的專屬落地方案。和AMD的方案類似，盡管該方案采用了博通自主研發的設計架構與自動化流程，但因其同時融合了 2.5D 集成與 3D 堆疊兩種技術，因此被定義為 “3.5D” 封裝。

三星的先進封裝技術主要分為兩大類：屬于2.5D封裝的I-Cube和屬于3DIC 的X-Cube。與此同時，三星電子的先進封裝（AVP）部門也正在主導開發“半導體3.3D先進封裝技術”，目標應用于AI半導體芯片，2026年第二季度量產。 該技術通過安裝RDL中介層替代硅中介層來連接邏輯芯片和HBM；并通過3D堆疊技術將邏輯芯片堆疊在LLC上。 三星預計，新技術商業化之后，與現有硅中介層相比，性能不會下降，成本可節省22%。 三星還將在3.3D封裝引進“面板級封裝 (PLP)”技術。

英特爾也在開發結合3D封裝和2.5D封裝的3.5D封裝技術。英特爾代工的先進系統封裝及測試（Intel Foundry ASAT）的技術組合，包括 FCBGA 2D、FCBGA 2D+、EMIB 2.5D、EMIB 3.5D、Foveros 2.5D & 3D 和 Foveros Direct 3D 等多種技術。其EMIB 技術系列在芯片互連領域取得了重要突破。2.5D 版本采用的嵌入式硅橋技術，其最小線寬 / 線距達到 10μm / 10μm，互連密度提升至 1500 個連接點 / mm2。3.5D 版本通過硅通孔 (TSV) 技術實現垂直互連，通孔直徑控制在 5μm，深寬比達到 10:1，支持最多 4 層芯片的立體堆疊。

可以看到，在下一代先進封裝——3.5D/3.3D技術開發中，混合鍵合技術也均為關鍵詞。

根據Global Market Insights 市場數據顯示，該市場預計將從2026年的374億美元增長至2031年的620億美元，并在2035年達到953億美元，預測期內復合年增長率為11%。未來，設備的技術迭代速度、與芯片設計的協同優化能力，將成為決定 3.5D 封裝產業競爭力的核心變量。