北京
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為什么需要 0.55NA EUV？
芯片制程需持續縮?。ㄈ鐝?N7 到 sub-A2），3D 器件結構（FinFET、CFET 等）增加了尺寸縮小的價值，但傳統 0.33NA EUV 已無法滿足更高分辨率需求。
ASML 通過 35 年技術迭代，從波長、數值孔徑（NA）、照明技術三方面突破，0.55NA EUV 是繼 0.33NA 后的關鍵升級，為 2025 年后的先進制程（如 A5、A3 及以下）提供支撐。
高 NA 帶來分辨率提升的同時，面臨多層鏡角度限制、吞吐量下降等問題
變形成像光學（Anamorphic Optics）
打破傳統 4 倍放大限制，采用 4x/8x 變形成像，既解決多層鏡大角度反射效率低的問題，又通過提升掩模和晶圓臺加速度（分別提升 4 倍、2 倍）保障吞吐量。
光學設計優化
減少反射鏡數量提升透光率，結合靈活照明系統（如 pupil fill ratio 優化），在提升對比度的同時降低曝光劑量。
性能表現：關鍵指標全面超越 0.33NA
成像精度：波前像差僅 0.25nm（目標 < 0.60nm），場內 CD 均勻性（Intra-field CDU）0.22nm（目標 < 0.55nm）， coma 等像差得到有效控制。
曝光效率：曝光劑量顯著降低，如 15nm 接觸孔曝光劑量從 0.33NA 的 148mJ/cm2 降至 44mJ/cm2，降幅達 70%。
吞吐量（TPT）：EXE:5000 處理 15nm 接觸孔時吞吐量達 155 片 / 小時（WpH），是 0.33NA 設備（22 WpH）的 7 倍；邏輯器件隨機通孔場景下，吞吐量提升 1.5 倍。
DRAM 與 Logic 領域的成本與工藝優化
DRAM 領域
15nm 電容接觸孔從 “2 次 0.33NA EUV+1 次 DUV” 的三重曝光，簡化為單次 0.55NA 曝光，實現 30% 光刻成本降低、70% 劑量減少、7 倍吞吐量提升。
Logic 領域：36nm 隨機通孔從雙重 0.33NA 曝光簡化為單次 0.55NA 曝光，獲得 20% 成本優勢；金屬層支持 1.5D/2D 復雜設計，成本降低 35%，同時提升設計自由度。
未來目標：光源功率向 1000W 以上突破，2000W 光源可實現 100mJ/cm2 劑量下的滿吞吐量；后續將推進 0.75NA EUV 研發，支撐更先進制程。
0.55NA EUV 并非顛覆性技術，而是 EUV 的 “進化升級”—— 通過光學設計和工藝優化，在提升分辨率的同時，實現了 “工藝簡化、成本降低、效率提升” 的三重價值，是支撐摩爾定律延續至 2035 年后的核心光刻技術。
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