跨越軟件與硬件的鴻溝：硬件輔助驗證如何重塑芯片開發流程？

在人工智能、自動駕駛、邊緣計算等前沿技術浪潮的強力驅動下，全球對算力的渴求達到了前所未有的高度。這場算力革命的核心引擎——AI芯片的設計范式正經歷一場深刻的變革。

傳統的SoC逐漸讓位于更具彈性與擴展性的多芯片（Multi-Die）架構、Chiplet（芯粒）設計以及軟件定義的硬件平臺。這種演進雖然在性能、能效和定制化方面帶來了巨大潛力，但也將芯片驗證這一關鍵環節推入了前所未有的復雜境地。

面對集成度高達數百億甚至上千億晶體管的龐大系統，以及與之伴生的龐大軟件棧和復雜互連協議，傳統的、主要依賴于軟件仿真的驗證方法已然力不從心。新思科技戰略項目執行總監Frank Schirrmeister表示，在此背景下，硬件輔助驗證（Hardware-Assisted Verification，HAV）從一項輔助技術演進為不可或缺的戰略性工具，它構成了連接早期設計階段與最終流片之間的關鍵橋梁，確保如此復雜的系統能夠在預期內正常運轉。

圖1：日益復雜的驗證需求使HAV成為確保功能性、功率和性能的新基石。

（圖源：新思科技）

現代芯片設計復雜性帶來驗證的四重挑戰

過去十年，芯片設計的本質發生了根本性轉變。越來越多的系統公司，包括超大規模數據中心運營商、汽車制造商和消費電子企業，紛紛涉足芯片開發領域。他們不再滿足于單純依賴專用標準產品（ASSP）或現成通用型硅芯片，而是選擇開發符合自身應用需求的定制化芯片。這種趨勢背后，是終端用戶對優化性能、功耗效率、延遲以及與專有軟件棧集成的迫切追求。

要理解硬件輔助驗證為何變得如此關鍵，首先需要審視當前芯片設計所面臨的復合型挑戰。這種復雜性并非單一維度的增長，而是軟件復雜性、硬件規模、接口協議和系統架構四方面因素同時爆發、相互交織的結果，共同構成了一座亟待翻越的“驗證高峰”。

第一重挑戰來自軟件復雜性的根本性躍升。當前軟件已不再是硬件功能的簡單附屬品，而是定義了最終產品功能、用戶體驗乃至商業競爭力的核心要素。尤其是在汽車、數據中心和消費電子領域，一個芯片系統能否成功，極大程度上取決于其能否高效、穩定地運行龐大的操作系統、中間件和應用程序。

第二重挑戰來自硬件規模的指數級增長。為了滿足AI訓練、高性能計算等應用的極端需求，高性能計算芯片的晶體管數量已突破500億大關，向著更驚人的規模邁進。即便是對規模相對較小的汽車電子或邊緣AI推理芯片，其門數也常常達到數十億級別。驗證如此龐大的數字電路，需要完成數萬億甚至數千萬億次的仿真周期，以確保從單個IP、到子系統、再到完整的SoC乃至多芯片系統的每一個層級的功能正確性。這種海量的驗證任務對計算資源和時間提出了極致的要求。

第三重挑戰來自高速接口協議的極度復雜與多樣化。現代SoC需要支持多種不斷演進的高速通信標準，包括PCIe、HBM、LPDDR、USB、以太網，以及新興的UCIe標準等，且這些協議的復雜性仍在快速增加。更重要的是，它們必須在接近真實性能負載的條件下進行測試，以驗證其時序是否符合標準、是否與其他設備具有良好的互操作性，以及在高數據流量下的穩定性。僅僅在低速軟件仿真環境中通過功能測試是遠遠不夠的。

第四重挑戰來自系統架構的異構化與模塊化帶來全新的驗證變量。后摩爾定律時代，芯片設計不再局限于單一的硅片。2.5/3D先進封裝技術使得將計算芯粒、I/O芯粒、內存芯粒甚至模擬/數字芯片進行異構集成成為可能。這種架構帶來了硬件管理的緩存一致性、復雜網絡片上互連（NoC），以及為優化帶寬和數據傳輸而進行的各種分區策略等新挑戰。每一個架構選擇都引入了新的時序、通信和功耗管理變量，使得系統級的驗證場景呈組合級數增長，傳統的針對單芯片設計的驗證方法面臨重構。

硬件輔助驗證搭起硅前軟硬件驗證的橋梁

盡管在設計早期階段和門級仿真等特定場景中，基于軟件的RTL仿真仍不可或缺，但面對上述多重復雜性挑戰，對于現代系統的完整驗證需求，其性能已捉襟見肘，越來越難以獨立滿足需求，無法滿足現代產品快速迭代的開發周期。而HAV則搭建起硅前軟硬件驗證的橋梁，能夠運行真實的AI工作負載，成為連接早期仿真驗證與后期硅芯片驗證的關鍵環節。

HAV通過將硬件設計的RTL編譯到基于FPGA的高性能硬件引擎中，如FPGA原型或硬件仿真器，工程師可以在接近真實條件下驗證硬件功能和軟件行為，實現了比軟件仿真快數個數量級的執行速度。這些平臺——主要包括硬件仿真系統（Emulation）和原型系統（Prototyping）——能夠以MHz乃至上百MHz的速度運行，使得在芯片流片前數月進行真實的軟件堆棧啟動、性能基準測試、功耗分析和系統級應用場景驗證成為可能。它們有效地在早期軟件仿真和后期硅片驗證之間架起了一座堅實的橋梁，極大地降低了項目風險。

圖2：驗證工作橫跨多個設計階段，需要千萬億次的周期。

（圖源：新思科技）

從驗證周期來看，HAV的優勢更為明顯。以每個CPU IP的驗證為例，軟件仿真通常只能處理每秒數十赫茲的速度，而HAV在硬件仿真模式下可完成5-6萬億個周期的驗證，在原型模式下更是能達到2-3 千萬億個周期（Peta-cycles），足以覆蓋復雜軟件棧的完整運行流程，大幅縮短驗證周期，降低設計風險。

可以說，硬件仿真系統和原型系統在HAV生態中扮演著互補的角色，共同構建起全面的驗證體系。

新思科技HAV平臺構建統一、靈活、可擴展的驗證解決方案

為滿足泛智能和AI時代開發者日益復雜的驗證需求，新思科技對其硬件輔助驗證產品組合進行了戰略性的重構與升級，精心打造了全面的HAV產品組合，涵蓋HAPS-200、ZeBu-200、EP-Ready硬件架構，以及ZeBu Server 5，為智能時代不同規模、不同階段的芯片設計提供一套端到端的、高度靈活和可擴展的解決方案。

HAPS-200

基于AMD最新FPGA技術的HAPS-200提供了比前代產品高達2倍的性能，并支持異步時鐘域、高速協議適配器以及與子卡和接口模塊的直接集成。該平臺特別適合真實世界的驗證，包括啟動操作系統、執行固件和在實時環境中驗證應用性能。

ZeBu-200

ZeBu-200系統也基于AMD最新的自適應SoC，為每個系統提供高達154億門的最高仿真性能。它具有快速編譯時間和針對模塊化設計和多用戶訪問的優化。其同步設計執行是硬件仿真的一個定義特征，允許跨所有硬件仿真模塊的同步調試，并與前代ZeBu相比提高了調試吞吐量。

EP-Ready硬件架構

EP-Ready硬件架構是HAPS-200和ZeBu-200系統的基礎，它支持通過重新配置電纜、接口和軟件棧在硬件仿真(Emulation)和原型(Prototyping)使用模式之間切換。這種融合提供了顯著的價值：硬件可以在不同項目之間重復使用，動態分配給不同團隊，并根據項目需求進行調整。

ZeBu Server 5

ZeBu Server 5滿足了大型設計的容量密度、可擴展性和性能需求，并通過新推出的模塊化HAV方法支持任何設計規模。其卓越的密度使其也適合中型和小型設計，幫助客戶最小化數據中心空間并實現最佳的總體擁有成本（TCO）。

圖3：一個硬件平臺，滿足所有硬件仿真和原型設計用例。

（圖源：新思科技）

其中，EP-Ready硬件平臺的核心技術基礎是一個包含六個AMD Versal? Premium VP1902自適應SoC的基礎模塊。通過線纜和集線器，該模塊可實現兩種配置，一是采用“直接連接”技術，針對特定設計優化性能，滿足原型驗證需求；二是考慮設計靈活性，采用更常規的標準線纜配置，支持硬件仿真驗證，便于高效的任務遷移。此外，豐富的接口協議解決方案、內存和事務處理器模型、速度適配器以及IP原型套件（IPK），能夠與待開發系統的環境建立連接；而HAPS Protocompiler和ZeBu Software這兩種不同的軟件棧，則支持同步和異步設計配置，成為區分硬件仿真和原型驗證的關鍵，同時還負責管理編譯、運行時和調試過程，確保硬件仿真和原型用例的順利執行。

Frank Schirrmeister強調，這種“一平臺，多用途”的模式極大地提高了硬件資源的利用率，避免了傳統上因專用設備導致的資源閑置，最大化地提升了投資回報率（ROI）。

模塊化驗證與混合驗證流程成為新潮流，HAV推動半導體創新加速

隨著Chiplet和Multi-Die系統逐漸成為高性能計算的主流選擇，驗證方法論也必須與時俱進，從傳統的“整體式”驗證轉向更具可擴展性的“模塊化”驗證。

Frank Schirrmeister指出，新思科技倡導的模塊化HAV方法論，允許開發團隊先對單個Chiplet或子系統進行獨立的、并行的驗證，然后再通過標準接口（如UCIe）將它們集成到系統級環境中進行整體驗證。

目前，新思科技的先進HAV解決方案已在全球領先的芯片設計公司中得到了廣泛應用，并取得了切實的成效。例如AMD利用HAPS和ZeBu平臺簡化了其仿真和調試工作流程，并使用ZeBu EP解決方案進行軟件工作負載的快速仿真已有數年。新思科技的EP-Ready硬件概念使他們能夠根據設計的成熟度，按需切換到原型使用案例，并顯著提高工作負載吞吐量。同時，ZeBu Server 5平臺提供的模塊化HAV能力，為AMD驗證其下一代大規模復雜設備提供了可擴展的路線圖。

圖4：借助具備EP-Ready硬件平臺可大幅優化投資回報率（ROI）。

（圖源：新思科技）

此外，隨著驗證的不斷發展，虛擬化與混合驗證流程正展現出巨大的潛力。新思科技的Virtualizer?虛擬原型工具可以創建系統的高度抽象軟件模型，這些模型能夠與HAV平臺（如ZeBu或HAPS）進行協同仿真，形成混合驗證環境。在這種模式下，一部分設計模塊以高速度在虛擬模型中運行（例如CPU子系統），而另一部分則以高精度在HAV硬件中運行。這種混合方式能夠極大地加速操作系統啟動等耗時過程，例如將Android啟動時間縮短至十分鐘以內，并為架構探索和早期軟件開發提供了無與倫比的靈活性。

“未來驗證的終極目標是實現持續、全面的驗證、確認與軟件開發。”Frank Schirrmeister表示，借助混合流程，工程團隊能夠跨設計抽象層級（從系統架構到RTL實現）以及完整軟件棧進行驗證。基于云的訪問、模塊化集成和AI增強分析技術，將使驗證工作變得更易獲取、更具協作性且擴展性更強。

結語

我們正處在一個半導體設計復雜性呈指數級增長的時代。芯片的規模前所未有，架構日益模塊化和異構化，軟件成為系統的靈魂，而接口速度則持續突破極限。在這一背景下，驗證工作已遠遠超出了傳統功能正確性的范疇，擴展到性能、功耗、可靠性和整體用戶體驗的全方位保障。

新思科技通過對其硬件輔助驗證產品系列的重新定義與整合——包括高性能的HAPS-200和ZeBu-200系統，以及革命性的EP-Ready統一硬件架構——為行業提供了應對這一挑戰的利器。這些平臺不僅賦能設計團隊在硅片問世前數月即可驗證完整系統，極大壓縮開發周期，降低成本風險，并最終降低總擁有成本（TCO）和提高投資回報率（ROI）。更重要的是，它們為在AI、自動駕駛、云計算等尖端領域持續創新提供了不可或缺的信任基石。

隨著芯片技術的復雜性不斷攀升，硬件輔助驗證必將作為一項戰略性的核心技術，為半導體行業的持續創新和發展注入強勁動力。