7nm 以下工藝浩劫：噪聲成芯片設計死敵！

噪聲向來是通信專家關注的核心議題，但如今它正迅速成為每位半導體設計師都必須直面的棘手難題—— 部分芯片已出現性能受損問題。

噪聲可定義為任何偏離理想狀態、可能影響預期功能的干擾。具體到半導體領域，這意味著無法在指定時間可靠提取信號值，或器件電壓無法維持足夠穩定性以實現信號的可靠生成與檢測。

在通信領域，噪聲通常通過眼圖進行分析。這類圖表能直觀呈現噪聲是否侵入信號可靠提取的臨界區域。噪聲包含兩個維度：幅度噪聲與相位噪聲。相位噪聲源于信號（尤其是時鐘信號）的時序變化，而幅度噪聲也可能導致時鐘邊沿相位偏移（即抖動），進而影響時序性能。

噪聲注入的來源多樣。在器件層面，首當其沖的是偏壓溫度不穩定性（BTI）和閃爍噪聲，但當前更受關注的噪聲源，其對芯片設計的破壞范圍要大一個數量級。

“隨著半導體工藝節點突破 7nm，封裝技術日趨復雜，電源分配網絡（PDN）噪聲已成為核心挑戰，” 西門子 EDA 公司 3D-IC 解決方案工程師穆罕默德?哈桑指出，“更低的供電電壓、更高的電流密度以及更密集的互連結構，導致堆疊芯片間的 IR 壓降、電感噪聲（L?di/dt）和 PDN 不連續性問題加劇。若管控不當，動態電壓噪聲可能達到標稱 VDD 的 5% 至 10%。”

噪聲管控已成為現代半導體設計中最關鍵且持久的挑戰之一。“電源電壓降至 1 伏左右，晶體管密度持續提升，曾經能夠吸收電氣波動的傳統設計裕量已基本消失，”Ambiq 公司品牌、營銷及投資者關系副總裁萬艾琳（Charlene Wan）表示，“以往無關緊要的微小波動，如今可能直接危及芯片性能或可靠性。”

電源完整性與信號完整性

部分問題雖非新生事物，但其影響語境已發生根本變化。“信號完整性在系統端的研究已有 30 余年，” Cadence定制 IC 與 PCB 部門產品管理總監約翰?帕克稱，“我們擁有先進的三維電磁場求解器，能夠提取通道的高精度 S 參數并進行建模。但對于芯片設計師而言，除非涉及模擬電路設計，否則這一概念可能極為陌生。如今，傳統芯片端與系統端的設計邊界正在加速融合。”

當前前沿芯片的功耗呈爆炸式增長，由此引發一系列連鎖問題。“噪聲是數字設計之上的模擬層干擾，” 新思科技（Synopsys）旗下Ansys產品營銷總監Marc Swinnen解釋道，“電源線本應保持絕對穩定，但實際存在的波動即為電源噪聲。數字模塊的高強度突發工作模式會嚴重影響供電穩定性，而模擬設計或數字設計中的敏感區域對電源穩定性要求更高，因此需要單獨的供電線路。”

這一設計又催生了新的問題。“當前復雜 SoC 通常包含 20 至 30 個電壓域，但其中高電流域僅 2 至 3 個，” 弗勞恩霍夫應用研究促進協會（Fraunhofer IIS）自適應系統工程部門高效電子學負責人安迪?海尼希表示，“核心電壓域以及 1 至 2 個 I/O 電壓域屬于高電流域，其余 10 至 20 個電壓域的功耗僅為微安級，主要用于鎖相環（PLL）等標準化模塊，必須將其噪聲降至最低水平。但先進封裝技術使所有互連結構高度密集，串擾問題愈發嚴重。關鍵矛盾并非噪聲的絕對強度，而是所有供電網絡（包括關鍵域）的噪聲均在增加 —— 互連間距縮小導致耦合效應加劇，這一趨勢無法避免。總體而言，噪聲增多、耦合增強，正引發全新挑戰。”

先進封裝技術的普及使部分問題愈發凸顯。“在 DDR 物理層（PHY）或高帶寬內存（HBM）接口等模擬 / 混合信號設計中，IR 壓降的后果尤為嚴重，” 新思科技旗下Ansys首席產品經理Takeo Tomine指出，“例如 DDR 接口中，終端或驅動電路的局部 IR 壓降會導致信號擺幅衰減，引發眼圖閉合和誤碼；而 HBM 設計中，多通道高速 I/O 并行工作時，即使微小的電壓跌落也可能破壞時序裕量，導致數據損壞或同步失敗。”

其他系統級問題也正逐步向封裝內部遷移。“如同 PCB 板上的多元件系統，當一個芯片啟動、另一個芯片休眠再切換回前者時，可能引發電源振蕩，” Ansys的Swinnen表示，“電源分配網絡存在諧振頻率，若功耗變化頻率與之匹配，就會產生振蕩放大效應。這類低頻振蕩在單芯片器件中從未出現過。”

隨著封裝尺寸擴大，這些問題更趨復雜。“當轉接板上的走線延伸至其他芯片時，電感（L）的影響會急劇放大，” 西門子數字工業軟件產品管理高級總監喬?戴維斯稱，“諧振現象不可避免，3D-IC 開始面臨傳統封裝的信號完整性問題。盡管互連長度短于導線，但當前晶圓廠的技術路線圖顯示，未來將出現包含數百顆芯片的集成系統，此時電感和電容（C）的影響將成為關鍵因素。”

受影響的并非僅有數據中心芯片。“對于工作在近閾值電壓的超低功耗芯片（如可穿戴設備和物聯網邊緣器件），噪聲問題被進一步放大，”Ambiq 的萬艾琳表示，“這類 SoC 通過犧牲電壓裕量換取能效，本質上對電壓跌落、抖動和串擾更為敏感。”

多物理場協同挑戰

多物理場問題已成為行業常態。“從封裝角度看，2.5D/3D 集成、扇出封裝和重分布層轉接板等先進平臺帶來了新的挑戰，”Rapidus 設計解決方案公司封裝技術領域首席技術官羅扎利亞?貝卡表示，“模擬模塊易受電源完整性問題、熱梯度和芯片間串擾影響，均會導致性能衰減。系統級封裝（SiP）整合了射頻、模擬和數字組件，使驗證工作更加復雜，需要開展涵蓋電磁干擾、熱行為和信號完整性的多物理場仿真。”

電磁耦合領域出現了一些新問題。“數字系統的噪聲問題相對微波或射頻系統更為簡單，” 是德科技（Keysight Technologies）設計與驗證業務部總經理奈勒斯?坎達爾表示，“但隨著頻率持續提升，一切都可能成為噪聲源 —— 任何元件或連接都可能產生正負影響。高頻環境下，封裝或連接的微小結構都可能成為天線，若設計不當，信號泄漏會干擾相鄰芯片。”

這一趨勢早有預兆。Movellus 公司首席執行官莫?費薩爾七年前就曾預測：“在芯片表面直接鋪設導線并連接示波器，就能觀測到與開關頻率同步的噪聲。既然導線能檢測到，3D 芯片堆疊自然也會受到影響。這是系統級問題，必須通過擴頻等技術分散噪聲頻率，避免集中干擾。芯片間的電磁輻射不可避免，而擴頻技術能有效降低干擾風險。”

部分問題的機理直到近期才被深入理解。“不能僅憑過往經驗就認為 5G、6G 級別的復雜芯片或封裝系統能夠正常工作，” 是德科技的坎達爾表示，“我們正進入多物理場問題的深水區 —— 電磁效應、功率泄漏和熱效應相互交織、彼此影響。例如高溫會改變電磁特性，而高功耗又會引發熱沖擊，這些因素均對設計不利。以往系統元件間距較大、相互作用微弱，這類問題可忽略不計，但如今必須正面應對。隨著芯片異構集成、毫米波等技術的發展，多物理場協同管控已成為行業新課題。”

一些新效應正在加劇既有問題。“隨著客戶對頻率要求的提升，時鐘抖動和時鐘不確定性的建模精度需求也在增加，” 新思科技高級員工產品經理馬諾茲?帕拉帕蒂表示，“這些效應一直存在，設計師通常會預留裕量應對，但如今老化問題引發關注，需要同時考量芯片全新狀態和老化后的時鐘抖動特性。兩年后時鐘結構會如何表現？占空比失真是否加劇？抖動是否會發生變化？這些都需要精準預測。”

噪聲分析與驗證挑戰

噪聲正給驗證工作帶來日益沉重的負擔。“HBM 等電路將深度交織的模擬和數字域整合在一起，使驗證工作的范圍和重要性顯著提升，” 新思科技首席產品經理卡蒂克?科內魯表示，“回歸測試套件如今包含數千項測試，不僅要求功能正確，還需在工藝角、噪聲條件和時序場景下保持高精度。核心挑戰在于：既要達到模擬驗證的精度，又不能犧牲數字級回歸測試的速度。”

噪聲的實際影響已十分顯著。“包含模擬 / 混合信號（AMS）模塊的 SoC，首次流片成功率通常比純數字芯片低 10% 至 15%，”Rapidus 的貝卡表示，“這一差距主要源于邊界場景覆蓋不足、建模不充分，以及電源域沖突、襯底噪聲等集成問題。”

分析方法可結合靜態與動態 IR 壓降仿真、電熱 PDN 建模和片上電壓傳感器，以捕捉不同頻率范圍內的瞬態跌落和諧振行為。“噪聲抑制可在芯片、封裝或電路板層面實施，” 西門子的哈桑表示，“芯片層面可采用更寬的電源線、更多過孔、去耦電容，以及電流感知布局規劃、自適應電壓調節等全局優化策略；封裝或電路板層面則可運用分層去耦（芯片、封裝、PCB）、低電感電源 / 地平面、優化 PDN 阻抗，以及在負載附近布置高效電壓調節器（VRM）等方案。”

模型驗證的重要性大幅提升。“我看到行業在模型驗證上投入了大量時間和精力，若這一步缺失，整個設計基礎都將崩塌，” 西門子 AMS 產品管理與營銷負責人薩蒂什?巴拉蘇布拉馬尼亞姆表示，“驗證過程中可能突然發現 PLL 的時鐘抖動遠超預期，或無法生成目標時鐘信號，其中存在諸多細微問題。模型驗證已成為行業主要痛點。”

或許最嚴峻的問題在于，許多噪聲故障屬于靜默數據錯誤—— 根本原因難以定位，且極難復現。“在低功耗設備中，這類故障可能不會表現為系統崩潰，” 萬艾琳表示，“反而可能體現為可靠性漂移、傳感器計數錯誤、藍牙數據包丟失，或因額外功耗導致電池壽命縮短。”

對團隊協作的影響

這些不僅是技術問題，更帶來了組織協作層面的挑戰。“我們需要重新定義可接受的噪聲閾值，” 弗勞恩霍夫的海尼希表示，“隨著芯粒（chiplet）和先進封裝的普及，相關疑問將持續增多。電源方面，需要更多仿真以避免不同工作負載下的 IR 壓降 —— 這是個大問題，因為元件高度集成會導致域重疊。工程師習慣將設計劃分為不同領域，電源域有其專屬模型和解決方案，但如今元件間交互增多，要求工程師跨領域協作，而他們往往缺乏共同的技術語言。”

所有從業者都需學習新技能。“作為數字 IC 設計師，我過去從未想過需要用三維電磁場求解器分析問題，” 楷登電子的帕克表示，“但現在必須掌握。類似地，封裝設計師以往無需關注形式化設計規則檢查（DRC），如今也成為必備技能。這是系統設計與芯片設計工具、專業知識的融合過程。模擬或射頻領域的設計師對電磁學十分熟悉，而我們的核心工作是整合這些流程，讓工程師無需跨越技術鴻溝即可順暢使用所需工具。”

潛在解決方案

現有工具已能實現噪聲管控。“前端設計可通過 RTL 層面的選擇間接影響噪聲，例如活動均衡、時鐘門控和電源域控制，”ChipAgents 公司首席執行官威廉?王表示，“但降低 IR 壓降和電源完整性噪聲的關鍵在于后端設計 —— 電源網格布局、去耦策略和封裝規劃決定了實際噪聲表現。未來，人工智能代理有望在后端優化中發揮重要作用：自主分析電磁 / IR 仿真數據、從過往簽核數據中學習，并針對布局或去耦電容放置提出優化建議，以減少電壓跌落熱點，提升芯片和封裝層面的電源分配效率。”

隨著問題加劇，行業正投入更多資源研究長期解決方案。片上電壓調節器的廣泛應用是重點考量方向之一。“集成電壓調節器的瓶頸在于開發可集成于封裝內的磁性元件，”Empower Semiconductor 公司客戶應用工程總監盧卡?瓦薩利表示，“開關調節器需要電感才能高效工作，這些電感需具備能量存儲能力且盡可能高效，以避免過多功耗。要實現小型化，必須提高轉換器的開關頻率，同時在小尺寸下保持極高效率。”

但該方案也存在弊端。“這意味著需要額外的芯片面積，進而增加成本，” 海尼希表示，“目前通過合理的封裝設計，利用隔離和屏蔽技術，已能避免關鍵電源域受到其他信號的噪聲干擾，因此尚未到非用不可的地步。但片上電壓調節器或許能簡化復雜仿真 —— 即使供電網絡引入噪聲，經內部調節后，PLL 等關鍵模塊仍能獲得無噪聲供電。這可能是一種替代復雜仿真的技術方案：傳統方法是避免電源噪聲，而新方案通過內部濾波消除噪聲。但企業通常僅在必要時才會采用新方案，因為初期會帶來不確定性，可能引發其他問題。”

遺憾的是，根本解決方案仍在于強化工程規范。“沒有任何設計能完全消除噪聲，但通過精心的架構設計和實現，可有效抑制噪聲，” 萬艾琳表示，“設計理念至關重要 —— 將芯片、封裝和系統視為一個集成的 PDN 設計挑戰，從源頭打造低噪聲芯片。異構集成、高密度封裝和近閾值計算的趨勢，只會讓噪聲問題更趨嚴重和復雜。對于超低功耗系統而言，有效管控噪聲可延長數周甚至數月的電池壽命。”

原文：

https://semiengineering.com/noise-a-chip-killer

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