長江存儲新論文，3D NAND閃存技術的演進趨勢與挑戰

本文由半導體產業縱橫（ID：ICVIEWS）綜合

3D NAND閃存技術將持續向低成本、高密度、高性能、高可靠性的方向發展，成為未來人工智能時代的存力底座。

近日，長江存儲霍宗亮、夏志良、陳南翔在中國科學發布題為《3D NAND 閃存技術的演進趨勢與挑戰》的論文。二維閃存技術自問世以來經歷了三十余年的迭代發展，制程尺寸持續微縮，存儲單元間的串擾問題日益嚴重，產品可靠性面臨嚴峻挑戰。為突破二維閃存的物理微縮極限，三維閃存 (3D NAND) 技術應運而生， 開啟了NAND閃存發展的全新紀元。該技術通過從平面結構向三維結構的轉變，實現了存儲密度的革命性提升，使制造工藝從以光刻為主導的平面縮微技術，轉向以刻蝕為核心的三維集成技術。

3D NAND閃存架構的挑戰與演進

3D NAND 閃存的三維堆疊相當于將2D NAND閃存結構垂直豎起后軸心旋轉360度，形成了環形柵極存儲單元陣列。其核心挑戰在于如何高密度地集成存儲陣列與外圍電路，并克服由此帶來的制造復雜性及可靠性問題。

針對這些挑戰，長江存儲提出的晶棧架構實現了存儲陣列和外圍電路獨立優化，帶來了存儲密度和性能的大幅提升，驅動了架構的持續演進。晶棧1.0實現了存儲陣列與外圍電路的異質集成，晶棧2.0實現了雙堆棧架構，晶棧3.0首創了晶背信號與電源引出架構，晶棧4.0實現了無臺階自對準字線形成與引出架構。

3D NAND 閃存架構演變

2018年，長江存儲提出了晶棧架構，其核心理念在于將存儲陣列與外圍電路分離在兩片晶圓上并行制備、獨立優化，這種分合設計為各自的制造工藝提供了更大的靈活性，實現了更寬的熱預算窗口以及優異的器件兼容性，基于此架構實現了64層3D NAND閃存的大規模量產，成功突破了業界的專利壁壘，為3D NAND閃 存持續演進奠定了基礎。

晶棧1.0 (a) 架構示意圖； (b) 產品截面圖

晶棧1.0 的核心工藝包括原子級晶圓平整技術、高精度光刻對準技術以及百億級銅通孔的精準互連技術。該技術需嚴格控制晶圓表面平整度，以最小化鍵合界面空隙，防止鍵合過程中的電氣失效。通過定制化設計規則和輔助圖案，實現了優異的全局至局域平面均勻性。

當陣列堆疊層數突破100層后，單次溝道孔刻蝕遇到工藝挑戰，晶棧2.0引入了雙堆棧架構，利用納米級光刻對準工藝，顯著降低了單次溝道孔刻蝕的工藝難度，在刻蝕設備受限的條件下，延續了高密度陣列堆疊向更高層數發展的趨勢。此外為提升外圍電路的信號傳輸速度，晶棧2.0應用了鎳硅化物工藝實現外圍電路晶體管源/漏極接觸，大幅降低了接觸電阻，從而顯著改善了3D NAND閃存性能。

晶棧2.0 (a) 架構示意圖； (b) 產品截面圖

長江存儲晶棧3.0架構，實現了晶背信號與電源引出方案(backsidesourceconnect， BSSC)。將陣列底部高深寬比復雜三維工藝轉為二維平面工藝，開創了晶背信號與電源引出的新方法，從根本上攻克了源極引出的技術瓶頸，繞過了高深寬比深孔或深槽刻蝕工藝，有效解決了多排溝道孔及高層數堆疊結構中的源極引出難題。

晶棧3.0(a) 架構示意圖； (b) 產品截面圖

晶棧4.0創新性地開發了一種將臺階、支撐孔和接觸孔合而為一的新架構：無臺階自對準字線形成與引出架構，該架構采用自對準字線技術與循環精準刻蝕自停止工藝，實現了高精度的逐層字線引出。晶棧4.0通過淺、中、深孔的光刻與刻蝕組合，結合數值編碼設計，將傳統臺階制造與金屬接觸孔刻蝕一步集成，成功克服了傳統接觸孔刻蝕的工藝挑戰。在此創新架構中，字線驅動電路位于金屬接觸孔的正對面，顯著降低了金屬互連的復雜度，并縮減了字線驅動電路所需的面積。

隨著3D NAND閃存堆疊層數的持續增加，晶棧4.0架構展現了優異的工藝延展性。通過進一步優化架構與工藝，有望實現多層字線的同步引出，從而進一步縮小臺階區域面積，為更高層數的3D NAND 閃存的結構設計鋪平道路。

3D NAND閃存微縮的挑戰和解決方案

晶棧架構從1.0到4.0的迭代演進，在存儲密度、接口速度、工藝優化、可靠性、成本控制以及系 統級定制化等方面展現出顯著優勢。展望未來，3D NAND閃存技術將持續遵循微縮規則，并融合新架構、新工藝、新材料，向高密度、高性能和高可靠性的方向演進。

高密度3D NAND閃存

三維尺寸微縮(X/Y/Z 三個維度) 對于3D NAND閃存至關重要， 它能夠有效減小存儲區塊尺寸、提升單位面積存儲密度并降低單位比特成本。

其中，X維度微縮主要通過縮小溝道孔的關鍵尺寸和橫向間距實現。此外，將臺階區域移至存儲陣列中心的設計，顯著降低了臺階區的面積占比，并簡化了后端互連繞線的復雜度。Y維度微縮涉及多個關鍵尺寸的減小，溝道孔的關鍵尺寸和孔間距；柵極分割槽的關鍵尺寸和溝道孔到柵極分割槽的間距；單個存儲塊內柵極分割槽的數量。Z 維度(垂直方向) 堆疊層數的增加是提升單位面積存儲容量的主要路徑，不過增加垂直堆疊層數需兼顧溝道孔刻蝕能力與器件性能。

近期，工藝研究者在成熟刻蝕體系基礎上，創新性地引入了氟化氫刻蝕氣體， 成功實現單次刻蝕深度達10μm的溝道孔，為3D NAND閃存在Z維度增加堆疊層數奠定了工藝基礎。通過持續減薄柵極層和氧化物層的厚度，可在降低單次溝道孔刻蝕難度的同時，顯著提升單位面積存儲容量并降低單位比特成本。然而，Z維度的微縮仍面臨字線間漏電以及存儲器件可靠性下降的風險。除上述Z維度的拓展路徑外，還可以采用更多堆棧架構，如三堆棧、四堆棧甚至五堆棧，實現存儲密度的提升。這種多堆棧架構能夠有效降低超高層數3D NAND閃存中溝道孔刻蝕的高深寬比難度，顯著改善刻蝕工藝窗口，成為全球技術發展主流方向。

除架構優化與物理尺寸微縮外，改變存儲單元本身的屬性， 即實現多值存儲同樣也是關鍵途徑。技術演進方面包括: (1) 經過持續迭代， 3D NAND 閃存已成功實現4比特/單元(quad-level cell，QLC) 技術， 相比 TLC， QLC 理論上可將單位面積存儲密度提升約33%；(2) 超越QLC的存儲單元技術，可通過調控電荷捕獲層的缺陷能級(例如，在SixNy 層中插入高帶隙材料，如AlxNy 或h-BN)實現更多能級分離，從而實現5比特/單元(penta-level cell，PLC) 存儲，這種設計不僅有助于改善編程性能，相比 TLC 和 QLC，更能顯著提升存儲密度和容量；(3) 溝道孔分割技術通過將單個存儲單元靈活擴展為多個存儲單元，顯著提升了單位面積的存儲密度，但該技術仍面臨位線間距急劇縮小帶來的工藝挑戰以及器件可靠性問題，需要引入新的維度以進一步提升存儲密度。

高性能3D NAND閃存

低電阻金屬柵極，當堆疊層數增至300層時，金屬鎢字線方案已難以滿足高頻操作下的低電阻要求。此時，研究者轉向采用金屬鉬(Mo)或金屬釕(Ru)作為柵極的替代材料。相較于鎢，鉬和釕在同等減薄條件下具有更低的電阻率，這主要得益于其自由電子更長的平均自由程。此外，鉬和釕的沉積工藝不含氟元素，因此無需TiN阻擋層，這進一步降低了金屬柵極的整體電阻。

新型溝道材料，研究者開發了微波輔助金屬誘導橫向結晶(microwave-assisted metal induced lateral crystallization，MA-MILC) 技術。該技術成功實現了155層堆疊、高度達6.5μm的單晶硅溝道器件的制備，其核心機制在 于利用NiSi相變過程顯著降低單晶硅成核勢壘，從而實現單晶硅溝道的連續生長。新材料的探索與應用已延伸至器件的多個層面，不僅涵蓋電荷捕獲層與溝道材料，還包括字線材料、阻擋層材料以及犧牲層材料等。銦鎵鋅氧化物(IGZO) 憑借其獨特的材料特性，寬帶隙、高載流子遷移率以及可實現垂直單晶生長的能力，被視為替代多晶硅溝道的理想候選材料。不過，IGZO材料也面臨顯著挑戰，其空穴遷移率極低，導致基于柵致漏極泄漏效應的擦除機制難以在IGZO溝道3D NAND閃存中實現，盡管研究者嘗試在IGZO溝道外側引入P型多晶硅層以提供擦除所需的空穴，但這種方案不可避免地增大了溝道孔尺寸，從而降低了存儲密度。

存儲單元溝道創新方案 (a) MILC 方案； (b) IGZO 方案

高可靠性3D NAND閃存

存儲單元柵介質材料，電荷捕獲型3D NAND閃存器件由金屬柵極、高介電常數(high-k) 介質、阻擋層、電荷捕獲層、 隧穿層、溝道及氧化物填充層組成。論文提到，除了傳統材料以外，研究者也在尋找新型材料，如鉿基鐵電材料，其介電常數遠高于傳統氧化硅，可在保障同等絕緣效果的前提下進一步縮減介質層厚度。

分離型電荷存儲工程，隨著3D NAND閃存堆疊層數的快速增加以及金屬柵極間距的持續微縮，存儲單元間的串擾加劇，橫向電荷損失(lateral charge loss) 問題也日益凸顯。為抑制橫向電荷損失，研究者提出了縱向物理分割電荷捕獲層的方案，形成分離式電荷存儲單元。該設計雖有效減少了橫向電荷損失，但同時也帶來了溝道電流密度下降和步進脈沖編程(incrementalsteppulse programming，ISPP) 斜率降低的問題。此外，為減輕相鄰存儲單元間的串擾，研究者引入了字線層間空氣介質層(airgap)技術。該技術能有效降低延遲并改善編程與讀操作中的串擾。然而，空氣介質的引入也帶來工藝挑戰，如邊緣電場增強(edgefield enhancement) 和高介電常數材料側壁刻蝕等不可控效應，可能加劇擦除飽和現象。

互連金屬橋結構 (a) 結構示意圖； (b) 產品截面圖

結構應力優化工程，在3D NAND 閃存制造中，除存儲器件本身的可靠性優化外，晶圓所承受的宏觀應力對芯片的機械應力及可靠性具有決定性影響。應力管理策略主要有兩個方面：一是宏觀層面，可通過優化工藝設備或在晶圓背面沉積具有補償應力的薄膜等手段進行有效控制；二是微觀層面，應力集中問題尤為突出，可能在存儲塊內部薄膜中形成脆弱點，成為潛在的漏電通道，嚴重損害芯片良率和器件可靠性。基于材料與工藝集成的思路，通過優化全局應力預算、調控各薄膜層的應力分布以及精確管理熱處理工藝窗口，可實現局部應力的平衡與抵消。

3D NAND閃存的未來展望

隨著生成式AI驅動的大數據革命興起，新興市場對3D NAND閃存提出了超高數據傳輸帶寬的需求。高帶寬閃存(highbandwidth flash， HBF) 可使圖形處理器 (GPU) 能夠快速訪問海量存儲于3D NAND閃存中的數據，有效彌補高帶寬內存(highbandwidthmemory， HBM)容量相對有限的不足，成為未來大模型存儲主流載體，從而加速人工智能訓練與推理的發展。

HBF由多層堆疊的3D NAND閃存構成， 通過硅通孔(through silicon via， TSV) 和微凸點 (micro bump) 或混合鍵合 (hybrid bonding) 技術將各層信號傳輸至中介層，實現與高算力芯片的2.5D互連架構。依托晶棧架構在混合鍵合技術領域積累的深厚技術沉淀與成熟量產經驗，傳統微凸點HBF向混合鍵合HBF的技術轉換得以加速推進。憑借混合鍵合技術在工藝可擴展性與架構設計自由度等方面的獨特優勢，且能夠進一步突破散熱效率、互連密度及集成度等核心性能瓶頸，該技術將加速HBF與高算力芯片3D高速互連架構的開發進程，助力研制出更具市場競爭力的芯片產品。

基于高帶寬閃存架構的高性能計算芯片架構示意圖 (a) 2.5D 架構; (b) 3D 架構

晶棧架構為先進半導體技術的后續迭代研發與產業化落地進程，筑牢了堅實的技術根基，同時提供了可靠的工程化保障。

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