基于V93K EXA Scale平臺的高速SCAN測試方案（上）

背景介紹

近年來，隨著半導體工藝演進，工藝節(jié)點不斷縮小，電路復雜度持續(xù)上升，頻率越來越高，傳統(tǒng)的Scan測試方法已經(jīng)難以滿足對速率、覆蓋率、功耗和測試時間等多個維度的要求。

因此，一種新興的高速Scan測試方案應運而生.其突破了傳統(tǒng)Scan測試的種種瓶頸。

從待測芯片的角度來看

傳統(tǒng)Scan方式在如今存在以下問題:

1.低帶寬：

傳統(tǒng)Scan IO受限于物理層限制，一般速率在100~200Mbps級別，信號完整性在更高速率下難以保證。

并且由于scan chain的長度和不同core之間的效率優(yōu)化很依賴于頂層設計，導致Scan測試優(yōu)化相當困難；并且由于頂層mux必須在設計時就確定，scan路由基本確定或只有固定少數(shù)選擇，導致多核芯片Scan方式不夠靈活

2.巨量的測試資源耗費：

傳統(tǒng)Scan模式往往需要較多的測試通道從而滿足低帶寬下容納龐大數(shù)據(jù)吞吐量的測試需求，這無疑增加了測試及封裝成本，并且不利于更高同測數(shù)的方案達成

高速Scan (High Speed Scan)，或稱為 Scan-over-HSIO，則具有以下特點：

1.高帶寬：

利用諸如PCIe、LVDS、MIPI等高速接口的高帶寬特性，數(shù)據(jù)傳輸速率達到Gbps量級，從而實現(xiàn)只需要少量測試通道即可等效于傳統(tǒng)Scan的數(shù)據(jù)吞吐量的效果

2.支持多路測試鏈路:

外部高速串行信號經(jīng)過內(nèi)部SerDes總線，多core/module直接掛載總線，不再依賴頂層mux路由設計，可靈活擴展為多個內(nèi)部并行路徑對多核、多模塊進行并發(fā)訪問測試。

3.支持異步傳輸:

適配不同時鐘域，適用于多Die封裝的時鐘異構SoC系統(tǒng)。

4.極少量的測試資源:

HSIO往往是串行總線，只需要極少量的物理channel即可對SoC進行訪問，有效降低測試成本，并且為更高同測方案的設計帶來可能性

對于先進封裝形式

·2.5D封裝中，多個Die通過中介層(Interposer)進行水平互聯(lián)

·3D封裝中，Die與Die之間通過硅通孔(TSV)進行垂直互聯(lián)

以上兩種封裝之后，一些Die(Slave Die)的I/O將不再直接引出，訪問路徑受限(或稱為封裝屏蔽)。從而導致了ATE/傳統(tǒng)ScanIO無法直接訪問這些Die進行測試。

綜合以上原因，高速Scan成為了這些產(chǎn)品的唯一可行的測試方案。

高速Scan測試方案介紹

以基于IEEE1149.10框架的高速Scan方案為例，此圖展示了高速Scan的主要結構

其中與ATE鏈接的物理層主要包括：

1.HSIO

通常是差分信號對，由若干發(fā)送端(TX)，接收端(RX)組成，用于傳輸編碼成串行數(shù)據(jù)包結構的Scan信息

2.JTAG

常規(guī)GPIO，用于對實現(xiàn)高速Scan的必要內(nèi)部電路PEDDA進行配置

內(nèi)部的主要電路結構包括:

1.PEDDA(Packet Encoding/Decoding Distribution Architecture)

用于對外部的串行數(shù)據(jù)流進行解碼，產(chǎn)生并行的Scan信號傳輸?shù)絊can鏈路對模塊/核心進行Scan測試

2.SCAN Chain

實際的scan電路，與傳統(tǒng)Scan一致

由此圖可以看出，實現(xiàn)高速Scan所需的數(shù)字通道資源是很少的，通常在幾十根的量級以內(nèi)，相較傳統(tǒng)Scan所需的幾百根量級，硬件資源的消耗大大降低。

此圖展示了IEEE1149.10的數(shù)據(jù)包結構，由以下部分組成:

1.SOP (Start of Packet):

數(shù)據(jù)包的開始碼

2.CMD+Config:

數(shù)據(jù)包的控制字

3.Payload:

Scan信息實際存儲的位置

4.CRC32:

校驗碼，用于對高速數(shù)據(jù)完整性進行檢查

5.EOP(End of Packet):

數(shù)據(jù)包的結束碼

通常在固定的配置下，Scan向量的內(nèi)容是確定的，但時序不確定，需要ATE具備對齊UI和協(xié)議幀頭的能力

此外，該數(shù)據(jù)包結構中的Payload, 承載了實際的Scan數(shù)據(jù). 由于傳統(tǒng)Scan傳輸?shù)牟⑿袛?shù)據(jù)在高速Scan上被編碼成了串行數(shù)據(jù)，雖然從硬件層面減少了所需的物理通道，但一方面這導致了原本被并行通道分攤的大量數(shù)據(jù)往少數(shù)幾根通道集中，另一方面，由于數(shù)據(jù)是串行結構，使得傳統(tǒng)Scan上的失效診斷以及分級篩選策略在高速Scan上需要重新部署，且在提取和分析效率上不能有所妥協(xié)，對測試機的性能提出了挑戰(zhàn)。

從以上介紹可以看出，高速Scan對于ATE測試產(chǎn)生了以下要求:

·如何滿足Gbps的高速率傳輸

·如何滿足數(shù)據(jù)流協(xié)議

·如何存儲超大Scan向量

·如何對超大的串行數(shù)據(jù)進行即時處理

如何突破這些挑戰(zhàn)？V93K EXA Scale平臺的核心解決方案即將在下篇揭曉。