復(fù)旦大學「國家杰青」團隊，再發(fā)Nature Materials！

晶圓級單層電介質(zhì)集成技術(shù)突破，為二維半導(dǎo)體器件邁向工業(yè)化鋪平道路

過去六十年間，金屬氧化物半導(dǎo)體場效應(yīng)晶體管（MOSFET）的微型化是信息技術(shù)發(fā)展的核心驅(qū)動力。然而，隨著柵極介質(zhì)的等效氧化厚度（EOT）進入亞1納米尺度，短溝道效應(yīng)日益凸顯，制約了晶體管尺寸的進一步縮小。尤其是二維半導(dǎo)體材料因其表面無懸掛鍵的特性，使得超薄高介電常數(shù)（high-κ）介質(zhì)的均勻集成變得異常困難。當前集成方法往往面臨界面損傷、厚度不均或引入額外間隙等問題，導(dǎo)致電容等效厚度（CET）難以降低，限制了二維材料在先進制程中的應(yīng)用前景。

近日，復(fù)旦大學周鵬教授和劉春森青年研究員成功開發(fā)出一種晶圓級單層MoO?介質(zhì)集成技術(shù)，通過將化學氣相沉積（CVD）生長的MoS?均勻氧化為MoO?，實現(xiàn)了與二維半導(dǎo)體的無縫集成。該介質(zhì)層具備原子級平整表面，且Mo??的高電負性有助于高κ介質(zhì)的均勻沉積。基于0.96納米CET的MoO?/HfO?介質(zhì)堆疊，制備的頂柵p型與n型二維晶體管均表現(xiàn)出高達10?–10?的開態(tài)/關(guān)態(tài)比和接近熱力學極限的亞閾值擺幅（約60 mV/dec）。在包含1024個器件的陣列中，該技術(shù)實現(xiàn)了92.2%的良率，展現(xiàn)出優(yōu)異的均勻性與可靠性，為二維半導(dǎo)體器件的工業(yè)化推進邁出了關(guān)鍵一步。相關(guān)論文以“Wafer-scale monolayer dielectric integration on atomically thin semiconductors”為題，發(fā)表在Nature Materials上。

晶圓級單層高κ介質(zhì)的制備與表征

研究團隊首先在藍寶石襯底上制備了四英寸晶圓級的單層MoS?薄膜，并通過氧等離子體氧化技術(shù)將其全面轉(zhuǎn)化為單層MoO?。光學圖像顯示氧化后薄膜變得均勻透明，拉曼光譜證實MoS?特征峰完全消失，表明轉(zhuǎn)化徹底。水接觸角測試表明氧化后表面親水性顯著增強，有利于后續(xù)原子層沉積（ALD）工藝中高κ介質(zhì)的均勻成核。X射線光電子能譜分析顯示，隨著氧化時間增加，Mo??比例逐漸上升，氧化18秒后Mo??占比達到100%，此時介質(zhì)漏電流極低，滿足低功耗標準。透射電鏡圖像進一步揭示，MoO?與MoS?之間形成原子級緊密接觸的“類原生”界面，且與后續(xù)沉積的HfO?層結(jié)合連續(xù)均勻，無孔洞或間隙。

圖1 | 晶圓級單層MoO?介質(zhì)氧化制備 a. 四英寸CVD單層MoS?氧化前（左）與氧化后（右）的光學圖像。 b. 四英寸CVD單層MoS?氧化前（左）與氧化后（右）的拉曼光譜A?g峰強度分布映射。顏色條強度范圍50–500（任意單位）。測試點均勻選取晶圓上100個位置。 c. CVD單層MoS?在SiO?襯底上氧化前（上）與氧化后（下）的水接觸角。 d. 不同氧化時間下Mo元素中各價態(tài)（Mo??/Mo??/Mo??）比例及與3納米HfO?集成后氧化薄膜在1V電壓下的漏電流密度。氧化18秒時Mo??占比達100%。 e. CVD MoS?/MoO?/HfO?堆疊的像差校正透射電鏡圖像。標出了HfO?與MoO?層厚度，并提供了Hf、Mo、O元素的能譜映射。

超低CET介質(zhì)堆疊的電學性能與良率驗證

通過金屬-絕緣層-金屬（MIM）器件對MoO?/HfO?介質(zhì)堆疊進行電容-電壓測試，研究發(fā)現(xiàn)隨著HfO?厚度從3納米降至1.67納米，介質(zhì)堆疊的CET從1.24納米縮放至0.96納米，電容密度相應(yīng)提升。在1024個MIM器件陣列中，系統(tǒng)評估了不同CET下的漏電流與擊穿場強。結(jié)果表明，即使CET低至0.96納米，在柵極漏電標準下良率仍達92.2%，在低功耗標準下為81.3%；當CET高于1.14納米時，良率可達100%。介質(zhì)擊穿場強整體高于8 MV/cm，滿足晶體管可靠運行要求。這些數(shù)據(jù)證明了該集成技術(shù)具備優(yōu)異的均勻性、可靠性與規(guī)模擴展?jié)摿Α?/strong>

圖2 | MoO?/HfO?的介質(zhì)特性與良率演示 a. MoO?/HfO? MIM器件在100 kHz測量頻率下的C-V曲線。單層MoO?厚度1.34納米，HfO?厚度分別為3、2.5、2、1.67納米。每種厚度對應(yīng)12個器件。插圖為器件結(jié)構(gòu)示意圖。 b. 不同MoO?/HfO?厚度對應(yīng)的CET值。每種厚度基于12個器件測試提取。 c. 不同CET下MoO?/HfO?介質(zhì)堆疊MIM器件在1V電壓下的漏電流密度分布。漏電流超過低功耗限或柵極限的器件被定義為不合格。 d. 不同CET下MoO?/HfO?介質(zhì)堆疊的擊穿場強分布。擊穿場低于8 MV/cm的器件定義為不合格。箱線圖包含各CET范圍內(nèi)52–64個器件數(shù)據(jù)。

基于0.96納米CET介質(zhì)的頂柵二維晶體管性能

將MoO?/HfO?介質(zhì)堆疊集成于WSe?（p型）與MoS?（n型）溝道材料上，制備的頂柵晶體管表現(xiàn)出良好的輸出特性與柵極調(diào)控能力。轉(zhuǎn)移特性曲線顯示，WSe?與MoS?晶體管的開態(tài)/關(guān)態(tài)比分別達到6.5×10?和3.2×10?，亞閾值擺幅低至60.8與63.1 mV/dec，接近60 mV/dec的熱發(fā)射極限。低界面態(tài)密度進一步證實了溝道與介質(zhì)間的高質(zhì)量界面，為器件高性能開關(guān)操作奠定了基礎(chǔ)。

圖3 | 以MoO?/HfO?介質(zhì)堆疊（CET=0.96 nm）為柵介質(zhì)的WSe?與MoS?頂柵晶體管 a. WSe?頂柵FET的輸出特性。測試條件：VBG = -35 V，VTG從-0.2 V至-1 V，步長-0.2 V。插圖為器件結(jié)構(gòu)示意圖，溝道長度2微米。 b. MoS?頂柵FET的輸出特性。測試條件：VBG = 0 V，VTG從0.2 V至1.2 V，步長0.2 V。插圖為器件結(jié)構(gòu)示意圖，溝道長度1微米。 c. MoS?（紅色）與WSe?（藍色）頂柵FET的轉(zhuǎn)移特性曲線。 d. MoS?（紅色）與WSe?（藍色）晶體管的亞閾值擺幅隨柵壓變化關(guān)系。

單層MoO?作為終極縮放介質(zhì)的演示

研究進一步探索了僅使用單層MoO?作為柵介質(zhì)的極限情況。電容測試表明單層MoO?的CET可低至0.64納米，在25個器件中呈現(xiàn)良好均勻性。以其作為柵介質(zhì)的WSe?與MoS?頂柵晶體管，在-0.4 V柵壓下漏電流仍低于低功耗標準，亞閾值擺幅分別為61.4與63.4 mV/dec，展現(xiàn)出在極致縮放條件下仍能維持優(yōu)異電學性能的潛力。

圖4 | 單層MoO?的C-V特性及以其為柵介質(zhì)（CET=0.64 nm）的WSe?與MoS?頂柵晶體管電學特性 a. 單層MoO? MIM器件在100 kHz至1 MHz頻率范圍內(nèi)的C-V曲線。插圖為器件結(jié)構(gòu)示意圖（TE：頂電極，BE：底電極）。 b. 25個單層MoO? MIM器件在100 kHz下測得的CET值分布。 c. 以單層MoO?為柵介質(zhì)的WSe?頂柵FET轉(zhuǎn)移特性曲線。 d. 以單層MoO?為柵介質(zhì)的MoS?頂柵FET轉(zhuǎn)移特性曲線。

總結(jié)與展望

本研究成功開發(fā)出一種可擴展的晶圓級單層MoO?介質(zhì)集成策略，實現(xiàn)了與二維半導(dǎo)體的高質(zhì)量界面結(jié)合與超低CET介質(zhì)堆疊。該技術(shù)在0.96納米CET下達到高良率，滿足國際器件與系統(tǒng)路線圖（IRDS）對2納米節(jié)點的要求，并成功演示了0.64納米的終極介質(zhì)縮放。所制備的二維晶體管展現(xiàn)出接近理論極限的開關(guān)特性，為未來超低功耗、高性能納米器件的發(fā)展提供了切實可行的集成方案，有望推動二維半導(dǎo)體材料走向規(guī)模化工業(yè)應(yīng)用。