PIE工程師常用的核心專業(yè)術(shù)語

小編整理了一份核心術(shù)語列表，并按照PIE的工作邏輯，分為工藝整合與流程、關(guān)鍵模塊接口、器件電性與可靠性、良率與統(tǒng)計方法四大類。

一、 工藝整合與流程 (Process Integration & Flow)

這是PIE的宏觀視角，是你的“戰(zhàn)略地圖”。

1. Process of Record (POR)

   • 解釋：指當(dāng)前晶圓廠中經(jīng)過完整驗(yàn)證、已確認(rèn)穩(wěn)定量產(chǎn)的“官方”標(biāo)準(zhǔn)工藝流程。它包含了每一步工藝的精確參數(shù)、設(shè)備型號和控制規(guī)范。

   • PIE工作中的意義：POR是你的基準(zhǔn)線(Baseline)。任何工藝優(yōu)化（如DOE實(shí)驗(yàn)）、新設(shè)備導(dǎo)入或問題排查，都必須與POR進(jìn)行對比。當(dāng)產(chǎn)線發(fā)生工藝異常(Excursion)時，首要任務(wù)就是檢查是否偏離了POR。你的職責(zé)之一就是維護(hù)和更新POR。

2. Process Window / Margin (工藝窗口/工藝余量)

   • 解釋：指在不導(dǎo)致器件性能、良率或可靠性顯著下降的前提下，某個工藝參數(shù)（如曝光能量、刻蝕時間、退火溫度）可以容許的變化范圍。

   • PIE工作中的意義：工藝窗口越大，代表工藝越“強(qiáng)壯”(Robust)，抵抗產(chǎn)線正常波動的能力越強(qiáng)，量產(chǎn)穩(wěn)定性越高。你的很多優(yōu)化工作，本質(zhì)上就是在拓寬關(guān)鍵步驟的工藝窗口，以犧牲一點(diǎn)點(diǎn)峰值性能來換取巨大的良率和穩(wěn)定性提升。

3. Process Flow (工藝流程)

   • 解釋：從裸晶圓(Bare Wafer)開始，到最終形成完整電路的全部制造步驟的有序集合。分為FEOL（前道）和BEOL（后道）。

   • PIE工作中的意義：這是你的“圣經(jīng)”。你必須對全流程了如指掌，尤其是不同模塊之間的銜接點(diǎn)(Hand-off)。例如，STI CMP后的表面形貌（Dishing/Erosion）會直接影響后續(xù)Poly柵極光刻的聚焦深度（DOF）窗口。思考問題必須具備**累積效應(yīng)(Cumulative Effect)**的意識。

4. Technology CAD (TCAD)

   • 解釋：技術(shù)計算機(jī)輔助設(shè)計。通過軟件仿真來模擬半導(dǎo)體工藝步驟（如離子注入的摻雜分布、RTA后的激活擴(kuò)散）和器件的電學(xué)特性。

   • PIE工作中的意義：這是你的“虛擬晶圓廠”(Virtual Fab)。在進(jìn)行昂貴的晶圓實(shí)驗(yàn)前，可以用TCAD來預(yù)測不同工藝方案對器件性能（如Vt、Idsat）的影響，有效篩選實(shí)驗(yàn)方向，節(jié)約研發(fā)成本和時間。它可以幫助你理解“為什么”——為什么改變這個注入能量會影響短溝道效應(yīng)。

5. Critical Dimension (CD)

   • 解釋：集成電路中最小的、對器件性能影響最關(guān)鍵的圖形尺寸。最典型的就是晶體管的柵極長度(Gate Length, Lg)。

   • PIE工作中的意義：CD控制是PIE工作的核心之一。整個工廠的努力，很大程度上都是為了保證晶圓上億萬個晶體管的CD能夠精確、均勻地控制在設(shè)計值。CD的微小偏移，會直接導(dǎo)致器件Vt、驅(qū)動電流的巨大變化，影響芯片性能和功耗。

這是PIE的戰(zhàn)術(shù)層面，關(guān)注模塊間的“握手問題”。

1. Overlay (套刻精度)

   • 解釋：衡量后續(xù)光刻層與前一層圖形對準(zhǔn)的精確度。例如，接觸孔(Contact)層需要精確地套準(zhǔn)在源/漏極區(qū)域上。

   • PIE工作中的意義：Overlay-error是典型的整合性問題。它可能源于光刻機(jī)本身，也可能源于前序工藝（如CMP）導(dǎo)致的對準(zhǔn)標(biāo)記(Alignment Mark)形貌變差。一個壞的Overlay會導(dǎo)致開路、短路，是致命的良率殺手。

2. Selectivity (選擇比)

   • 解釋：在刻蝕或CMP工藝中，對目標(biāo)材料的去除速率與對非目標(biāo)材料（如下層薄膜或掩膜）的去除速率之比。

   • PIE工作中的意義：高選擇比是實(shí)現(xiàn)精確圖形轉(zhuǎn)移的關(guān)鍵。例如，在柵極刻蝕中，你需要對Poly-Si有很高的刻蝕速率，但對下方的柵氧(Gate Oxide)和旁邊的STI要有極低（理想為零）的刻蝕速率，這叫做“刻蝕停止”(Etch Stop)。選擇比不足會導(dǎo)致柵氧被打穿、有源區(qū)被挖坑等嚴(yán)重問題。

3. Loading Effect (負(fù)載效應(yīng))

   • 解釋：在刻蝕或沉積工藝中，由于晶圓上圖形密度不同，導(dǎo)致不同區(qū)域的工藝速率或剖面形狀不一致的現(xiàn)象。例如，密集區(qū)的刻蝕速率通常比稀疏區(qū)慢。

   • PIE工作中的意義：這是設(shè)計與工藝的直接交互點(diǎn)。設(shè)計規(guī)則(Design Rule)中通常會規(guī)定最大/最小圖形密度，就是為了控制負(fù)載效應(yīng)。作為PIE，你需要與設(shè)計、光刻、刻蝕工程師合作，通過OPC、調(diào)整刻蝕配方等手段來補(bǔ)償負(fù)載效應(yīng)，確保CD均勻性。

4. Dishing & Erosion (碟狀凹陷 & 侵蝕)

   • 解釋：CMP工藝中常見的兩種平坦化缺陷。Dishing指大尺寸金屬區(qū)域中心凹陷低于周圍介電層。Erosion指密集金屬線區(qū)域的金屬和介電層都被過度去除，整體低于周圍大介電層區(qū)域。

   • PIE工作中的意義：這直接影響后道金屬連線的可靠性。過度的Dishing/Erosion會導(dǎo)致后續(xù)光刻的焦深窗口變小，同時金屬層減薄會增加電阻(Rs)，影響RC延遲，甚至引發(fā)電遷移(EM)問題。

5. Conformal / Step Coverage (共形性 / 臺階覆蓋率)

   • 解釋：衡量薄膜沉積（特別是CVD、ALD）覆蓋在具有復(fù)雜形貌（如溝槽、接觸孔）的表面的均勻程度。100%的Step Coverage意味著側(cè)壁的膜厚與底部的膜厚等于水平表面的膜厚。

   • PIE工作中的意義：對于隔離介質(zhì)填充(STI fill)、金屬鎢栓(Tungsten Plug)填充等工藝，差的臺階覆蓋率會導(dǎo)致空洞(Void)或裂縫(Seam)的產(chǎn)生，引發(fā)漏電或開路。ALD技術(shù)就是為了在先進(jìn)節(jié)點(diǎn)中實(shí)現(xiàn)極致的共形性而被廣泛應(yīng)用的。

這是PIE工作的最終目的，連接工藝與產(chǎn)品性能。

1. Vt (Threshold Voltage, 閾值電壓)

   • 解釋：使MOSFET從關(guān)斷態(tài)進(jìn)入導(dǎo)通態(tài)所需的柵極電壓。

   • PIE工作中的意義：Vt是表征晶體管特性的最核心參數(shù)。你的很多工藝調(diào)整，如通道注入(Channel Implant)的能量和劑量、柵氧厚度、柵極功函數(shù)等，最終都會反映在Vt上。你需要將工藝參數(shù)與Vt的變化建立精確的關(guān)聯(lián)。

2. Idsat & Ioff (飽和驅(qū)動電流 & 關(guān)斷漏電流)

   • 解釋：Idsat代表晶體管開啟時能通過的最大電流，決定了芯片的性能和速度。Ioff是晶體管關(guān)閉時仍然存在的微小漏電流，決定了芯片的靜態(tài)功耗。

   • PIE工作中的意義：Idsat和Ioff是一對永恒的矛盾。通常，提升Idsat的工藝手段（如縮短溝道、降低Vt）往往會同時增大Ioff。你的工作就是在性能和功耗之間找到最佳平衡點(diǎn)，滿足不同產(chǎn)品（如高性能CPU vs. 低功耗IoT設(shè)備）的需求。

3. Short Channel Effects (SCE, 短溝道效應(yīng))

   • 解釋：當(dāng)晶體管溝長縮短到一定程度后，出現(xiàn)的一系列“不理想”的電學(xué)現(xiàn)象，如DIBL（漏致勢壘降低）、Vt Roll-off（閾值電壓滾降）等。本質(zhì)上是柵極對溝道的控制能力減弱。

   • PIE工作中的意義：對抗短溝道效應(yīng)是先進(jìn)工藝節(jié)點(diǎn)發(fā)展的核心驅(qū)動力。從平面MOSFET到FinFET再到GAA，器件結(jié)構(gòu)的演進(jìn)都是為了加強(qiáng)柵控，抑制SCE。你需要通過優(yōu)化Halo/Pocket注入、采用高K金屬柵(HKMG)等手段來控制SCE。

4. NBTI / HCI (負(fù)偏壓溫度不穩(wěn)定性 / 熱載流子注入)

   • 解釋：兩種主要的晶體管老化（可靠性）機(jī)制。NBTI主要影響PMOS，HCI主要影響NMOS。它們都會導(dǎo)致器件Vt隨時間推移而發(fā)生漂移，最終導(dǎo)致芯片失效。

   • PIE工作中的意義：你設(shè)計的工藝流程不僅要保證芯片出廠時性能達(dá)標(biāo)，還要保證它在客戶手中能穩(wěn)定工作10年。工藝選擇上存在可靠性權(quán)衡，例如，使用含氮等離子體工藝可以改善HCI，但可能會惡化NBTI。你需要通過專門的可靠性測試來評估和優(yōu)化工藝方案。

這是PIE的量化工具和最終成績單。

1. Yield (良率)

   • 解釋：晶圓上功能完好的芯片數(shù)量占總芯片數(shù)量的百分比。分為Systematic Yield Loss（系統(tǒng)性問題導(dǎo)致，如圖案相關(guān)）和Random Yield Loss（隨機(jī)缺陷導(dǎo)致）。

   • PIE工作中的意義：提升良率是PIE最根本的使命。你需要分析WAT（晶圓允收測試）數(shù)據(jù)、CP（晶圓針測）的Die a-map，結(jié)合失效分析(FA)結(jié)果，來判斷良率損失的根源，并制定解決方案。

2. DOE (Design of Experiments, 實(shí)驗(yàn)設(shè)計)

   • 解釋：一種高效的、科學(xué)的安排多因子實(shí)驗(yàn)的方法，用最少的實(shí)驗(yàn)次數(shù)獲得最多的信息，并能分析各因素的主效應(yīng)和交互作用。

   • PIE工作中的意義：DOE是你進(jìn)行工藝優(yōu)化的“導(dǎo)航儀”。無論是想提升性能，還是解決良率問題，你都需要設(shè)計DOE來驗(yàn)證你的假設(shè)。例如，設(shè)計一個中心復(fù)合設(shè)計(CCD)或因子設(shè)計(Factorial Design)的DOE來研究刻蝕功率、壓力和氣體流量對CD和剖面的影響。

3. SPC (Statistical Process Control, 統(tǒng)計過程控制)

   • 解釋：運(yùn)用統(tǒng)計方法（如控制圖，Control Chart）來監(jiān)控生產(chǎn)過程，確保其穩(wěn)定在受控狀態(tài)，并及時發(fā)現(xiàn)異常波動的系統(tǒng)。

   • PIE工作中的意義：DOE用于“優(yōu)化”，SPC用于“維持”。你需要為關(guān)鍵的工藝參數(shù)和WAT電性參數(shù)設(shè)定SPC控制線(Control Limit)和規(guī)格線(Spec Limit)。當(dāng)數(shù)據(jù)點(diǎn)超出控制線時，系統(tǒng)會報警，你需要立即介入，防止工藝異常擴(kuò)大化，導(dǎo)致大批量廢片。Cp/Cpk是衡量過程能力的核心指標(biāo)。

4. RCA (Root Cause Analysis, 根因分析)

   • 解釋：當(dāng)發(fā)生良率問題或工藝異常時，通過一系列系統(tǒng)化的方法（如5個為什么、魚骨圖）層層深入，找到問題的根本原因，而不僅僅是處理表面現(xiàn)象。

   • PIE工作中的意義：這是展現(xiàn)你資深能力的關(guān)鍵時刻。一個初級工程師可能會說“刻蝕時間長了導(dǎo)致CD變小”，而一個資深的PIE會追問下去：為什么時間長了？是終點(diǎn)檢測系統(tǒng)(Endpoint Detection)失效了嗎？為什么失效？是信號強(qiáng)度變?nèi)趿藛幔繛槭裁醋內(nèi)酰渴乔暗繡MP殘留物污染了窗口嗎？找到并解決這個“殘留物”問題，才是真正的RCA。

給你的建議：

在這個階段，不要滿足于“知道”這些術(shù)語的意思。要主動在工作中“使用”它們，并思考它們之間的內(nèi)在聯(lián)系。

• 開會時，嘗試用這些術(shù)語精確地描述問題。

• 分析數(shù)據(jù)時，思考WAT電性參數(shù)的變化是由哪個或哪幾個工藝步驟的偏移造成的。

• 解決問題時，畫出上下游工藝的關(guān)聯(lián)圖，系統(tǒng)性地排查可能性。

堅(jiān)持這樣做，你的思維模式會逐漸從“點(diǎn)”提升到“線”，再到“面”，最終形成一個完整的工藝整合知識網(wǎng)絡(luò)。

為防止失聯(lián)，請關(guān)注小號芯豆豆。

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