HBM4不用等混合鍵合了

工藝成本和良率問題延緩了混合鍵合技術的普及。

人們普遍預期下一代高帶寬內存HBM4需要混合鍵合技術才能實現16層內存堆疊。JEDEC的一項舉措使得這一代產品不再需要混合鍵合技術，但這僅僅是推遲，而非取消。

HBM內存因其在數據中心人工智能領域的高需求而備受青睞，尤其是在訓練方面。數據傳輸是能源消耗的主要來源，而高帶寬內存能夠比標準DDR內存更快、更高效地處理更多數據。

“我們看到對內存的需求很多，無論是非易失性內存還是易失性內存，”聯電高級封裝總監王派表示，“但在人工智能時代，高帶寬內存是最重要的。”

HBM技術將多個內存芯片堆疊在一起。“目前HBM堆疊層數為12層，正在向16層堆疊配置發展，”Brewer Science封裝解決方案業務開發工程師Hamed Gholami Derami表示。可以通過增加堆疊層數和/或在每個芯片上增加存儲單元數量來提高容量。

直到最近，JEDEC 還規定堆疊層數上限為 720μm，即使各種高度系數有所降低，這個高度仍然不足以容納16 層。“為了適應高度限制，芯片厚度正在不斷減小（目前為 30 至 50μm），同時凸點高度、芯片間距和 TSV 間距也在減小，”Derami 表示。

TSV間距（水平尺寸）會影響芯片間厚度（垂直尺寸），這看似奇怪，但實際上它會影響凸點高度。“TSV間距和凸點高度直接相關，”Derami補充道，“間距越小，凸點也越小。”

同時，性能（以總帶寬衡量）會隨著接口寬度的增加以及每個引腳信號傳輸速度的提升而提高。HBM4 在拓寬接口的同時，通道數量也翻了一番。HBM4 的引腳信號傳輸速度也比 HBM3 快，但比 HBM3E 慢。

HBM4與HBM3和HBM3E的比較

更寬的接口帶來了新的挑戰，即需要在大致相同的空間內容納更多的引腳。微凸點間距歷來在40μm 左右，但隨著 HBM4 的出現，間距將接近 10μm。關鍵問題在于如何將芯片堆疊中的焊盤粘合在一起。

混合鍵合是計劃中的解決方案

“目前，采用模塑底部填充的回流焊（MR）和使用非導電薄膜的熱壓鍵合（TCB）是主要的芯片堆疊組裝方法，”日月光集團工程和技術推廣總監 Vikas Gupta表示。

降低堆疊高度的預期解決方案是采用混合鍵合技術。即使每個芯片的厚度保持不變，由于沒有微凸點，各層之間所需的空間也更小，從而縮短了堆疊高度。

yieldWerx首席執行官 Aftkhar Aslam 表示：“目前堆疊高度已超過 12 至 16 層，這得益于混合鍵合和晶圓減薄技術的進步。”

“隨著 HBM 規格和性能要求不斷突破互連和組裝工藝的極限，混合鍵合提供了一種無凸點的 3D 堆疊組裝方案，”日月光的 Gupta 表示。

通用HBM 結構。圖中顯示了微凸點。采用混合鍵合技術后，DRAM 芯片之間的間隙將消失。

混合鍵合是一種成本高昂的工藝，需要新的設備。率先采用該工藝的一代產品，其單封裝成本會更高（盡管考慮到更高的容量，這可能不會轉化為每比特成本的增加）。

該流程也給其他方面帶來了挑戰，例如測試。對于像包含十幾個芯片的內存堆疊這樣昂貴的單元來說，良率必須很高。任何一個芯片出現無法修復的缺陷都可能導致整個堆疊報廢。因此，只組裝已知合格的芯片是提高良率的重要途徑。

聯電的王派表示：“良率將是最大的問題。使用微凸點技術，我們可以在焊接微凸點之前測試存儲層，但如果改用混合鍵合技術，測試流程將非常困難。”

鍵合前測試聽起來似乎理所當然，但實際情況卻因兩方面原因而變得復雜。首先，混合鍵合需要焊盤表面潔凈無瑕。測試探針可能會損壞焊盤或引入顆粒。此外，窄間距焊盤本身也帶來了挑戰。王派表示：“混合鍵合需要非常干凈的表面，因為鍵合界面上不允許有任何顆粒物。而測試過程會產生顆粒物。”

為了實現這一目標，工程師必須有辦法在測試后對焊盤表面進行修復。“我們的工藝流程包括在層間粘合之前進行中間測試——這是一個專門設計的工藝流程，”王派解釋說。“我們在粘合前會使用表面平坦化技術來修復整體界面。”

第二個挑戰是，代工廠通常習慣于將完整的芯片單元運送到OSAT（外包半導體組裝和測試）工廠進行測試。但有些代工廠現在會自行組裝芯片堆疊。因此，代工廠可能需要購置測試設備，以便在將芯片作為完整單元運送到OSAT工廠進行封裝之前，先完成芯片堆疊的組裝，而不是像以往那樣先將芯片運送到OSAT工廠進行測試后再運回進行堆疊。

混合鍵合也給過程檢測和監控帶來了挑戰。“材料創新——例如低翹曲基板、超平坦介電層和增強型底部填充配方——至關重要，但過程監控同樣重要，”Aslam說道。“目前的檢測技術包括光學干涉測量、聲學顯微鏡和用于檢測微孔和錯位的在線空隙檢測。在良率管理方面，相關工具能夠進行垂直譜系分析，追溯堆疊中每個存儲芯片的晶圓批次、老化歷史和鍵合對準指標。通過將HBM堆疊中每一層的測試數據與組裝和工藝計量數據關聯起來，工程師可以隔離與混合鍵合對準、TSV電阻漂移或材料分層相關的缺陷，從而將傳統的3D盲區轉變為透明、可追溯的工藝窗口。”

高度調整提供了更大的空間

JEDEC將模塊高度限制從 720μm 修改為 775μm，這為HBM4 的微凸點鍵合提供了足夠的空間。然而，HBM5 及其后續產品預計將采用混合鍵合技術。

王派表示：“混合鍵合技術可以減小焊料互連的厚度，因此已被列入HBM的發展路線圖。但由于今年年初JEDEC標準的修訂，我們看到混合鍵合技術的應用有所延遲。對于18層或20層堆疊結構——例如HBM4E——或許我們會看到混合鍵合技術開始獲得發展動力。”

除了容量和帶寬的提升，預計每比特能耗也將降低30%至40%，使HBM4比其前代產品效率更高——而且這還是在采用微凸塊技術的情況下。“與目前的微凸塊解決方案相比，混合鍵合技術的每比特能耗降低了一個數量級，”Gupta說道。

HBM4預計還會帶來兩項與邏輯相關的變化。第一項變化涉及堆棧的基礎芯片（也稱為邏輯芯片）。該芯片包含運行堆棧所需的所有邏輯，也是其他芯片上的內存控制器與之通信的基礎。但到目前為止，該芯片基本都是標準化的，每個銷售的單元都使用相同的芯片。

隨著HBM4的推出，各公司預計將定制基礎芯片，以便更好地使堆棧行為與特定應用相匹配。面向更廣泛市場的標準版本應該會上市，但一些大型公司，例如AMD和Nvidia，計劃在基礎芯片中集成更多功能，并有可能將部分工作從處理器中轉移出去。

Gupta表示：“定制芯片的特性將隨著整體計算架構的發展而不斷演進。這種演進將直接影響功耗、高效供電需求以及相關的散熱管理。”

HBM4 還將包含一項旨在幫助抵御行錘攻擊的新型內存功能。這項名為定向刷新管理 (DRFM) 的功能有助于刷新可能遭受行錘攻擊的內存行。此外，HBM4 還將提升可靠性、可用性和可維護性 (RAS) 特性。

未來需要新的設備和材料

展望未來，我們將繼續努力構建更高、更快的堆疊結構。但是，在縮小信號間距的同時減薄存儲層厚度，必然需要更精密的設備和更好的材料。

“無論是 MR 還是 TCB 工藝，都需要更好、更精確的芯片放置工具，以及改進的芯片間鍵合和芯片與晶圓鍵合設備，”Derami 說。

即使采用混合鍵合技術，仍可能存在一些微凸塊（MR）和熱凸塊（TCB）鍵合。“并非所有互連都會在HBM中采用混合鍵合，”Derami表示。“各公司正在探索一種解決方案，即DRAM芯片面對面進行混合鍵合，然后使用微凸塊將這些鍵合對背靠背堆疊。這似乎是一種權宜之計，因為使用混合鍵合技術堆疊所有DRAM芯片存在困難，因此在這些集成方案中仍將使用熱凸塊和微凸塊鍵合工具。”

晶圓減薄也帶來了新的挑戰。“隨著HBM架構不斷發展，包含更多存儲層和更精細的互連，實現超薄芯片的均勻平面度和整個堆疊結構的耐熱性（尤其是在混合鍵合方案中）變得越來越復雜，”Derami指出，這些材料需要具備熱穩定性才能經受住加工過程。“我們需要使用具有更高導熱性、熱穩定性和更優異機械性能的先進材料，才能將芯片減薄到極薄的厚度，并保持器件的穩定性。”

HBM4E版本預計將于2027年左右投產，緊隨HBM4預計于2026年投產之后。各公司已公布各自的目標，其中三星的目標是單引腳傳輸速度超過13 Gb/s，總帶寬達到3.25 TB/s。能效也將得到提升。

限制混合鍵合技術應用的另一個因素是焊盤間距。現有技術適用于間距小至約10 μm 的焊盤，因此在該間距下使用混合鍵合技術在經濟上并不劃算。HBM4 的焊盤間距為 10 μm，這也導致了混合鍵合技術的延遲。

新一代微凸點封裝技術

雖然最初預計HBM4 需要混合鍵合技術，但現在情況已有所不同。采用混合鍵合技術制造的芯片在價格上難以與采用微凸點封裝的芯片競爭，因此后者將設定價格門檻，使更昂貴的組裝工藝變得不經濟。

HBM5是目前大規模采用混合綁定技術的必要階段。它比HBM4晚幾年上市，預計在本十年末期才能面世。堆疊層數預計至少保持在16層，接口容量翻倍至4096比特，帶寬達到4TB/s。

這為存儲器技術人員提供了一些喘息空間，讓他們能夠開發出此類高級存儲器所需的復雜工藝。

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