一款已量產 AI ADAS SoC 芯片設計全鏈路復盤

本文轉載自國外科技媒體allaboutcircuits，作者C.H. Chien, Faraday Technology

本文將詳解Faraday Technology如何打造一款搭載人工智能技術、擁有 6.24 億邏輯門的 ADAS 片上系統（SoC），該芯片不僅實現 2GHz高性能運行，兼具低功耗特性，還符合雙核鎖步（DCLS）架構下的功能安全（FuSa）合規要求。這一成果的取得，核心在于深度的跨團隊協作與知識產權（IP）的定制化開發。

將人工智能技術—— 無論是傳統深度學習，還是基于變換器的技術 —— 集成至汽車高級駕駛輔助系統（ADAS）片上系統，會給芯片設計流程帶來一系列全新挑戰。為何這款芯片的設計并非普通的 SoC 開發？其特殊性究竟源于人工智能的性能需求、高等級功能安全的硬性要求，還是二者兼具？本文將以法拉第近期完成的這一設計項目為案例，完整梳理從設計啟動到交付落地的全流程，為上述問題尋找答案。

芯片核心規格

本次設計項目規模龐大，芯片集成約 6.24 億邏輯門、2 億余個實例，實現了 40 余個獨立功能模塊的開發?；?7 納米工藝制程，該芯片的裸片面積超 110 平方毫米（見圖 1）。

客戶對芯片的運算速度提出了嚴苛要求：需搭載 2 GHz主頻的 CPU 核簇，以及一款大規模并行運算的神經網絡處理單元（NPU）。同時，這款芯片的應用場景還要求其達到行業領先的低功耗設計標準，且滿足嚴格的功能安全規范，項目交付周期也十分緊張。目前，歐亞地區的多家汽車整車廠已將該 SoC 納入全新車型的設計方案，計劃 2026 年初啟動量產。

圖 1 該 ADAS 片上系統集成約 6.24 億邏輯門、2 億余個實例，實現 40 余個獨立功能模塊的開發。

要同時滿足這些多元化的需求，無論是客戶的工程團隊，還是法拉第的研發團隊，都面臨著巨大挑戰。

分工協作體系

鑒于本次設計的高度復雜性，我們預判客戶設計團隊與法拉第團隊需要開展緊密的協同工作。因此，項目初期雙方就明確了分工方案，且即刻建立起高效的溝通機制—— 溝通不僅限于管理層，更覆蓋了雙方各層級的工程技術人員。

客戶團隊主要負責芯片架構設計、IP 集成、網表生成，同時完成車規級功能安全要求下的功能驗證（并非常規驗證工作），以及系統級的有效性驗證。法拉第團隊則承擔從網表到芯片簽核的全流程設計工作。在網表持續迭代、芯片設計人員攻克各類嚴苛約束的過程中，雙方團隊保持著日常的緊密溝通。

設計過程中出現的各類難題，多集中于特定功能模塊，下文將逐一解析。

計算模塊設計

該 SoC 搭載由 8 顆安謀 Cortex-A720AE 處理器組成的 CPU 核簇，承擔芯片的通用計算任務。Cortex-A720AE 是 Cortex-A 系列的高性能車規級產品，新增了多項汽車安全與防護相關功能。客戶要求該核簇實現 2 GHz主頻運行，在嚴苛的功耗約束下，這無疑是一項艱巨的任務，但法拉第在高性能芯片設計領域擁有豐富的技術積累。

本次設計與常規項目的最大差異，體現在神經網絡處理單元（NPU）上。該模塊的 IP 由法拉第與頭部 NPU IP 供應商聯合開發。項目初期面臨的首個難題是：該款 IP 的原有驗證方案僅適用于 16 個計算核，而客戶的需求是 64 個計算核。

為此，團隊需要對原有架構進行拓展并驗證功能正確性，同時重新設計寄存器傳輸級（RTL）代碼、網表、芯片布局、布線及物理設計方案，確保新架構同時滿足時序和功耗約束。這一過程中，中國臺灣與美國的兩地團隊保持著近乎每日的高頻溝通。

功能安全設計

另一大挑戰來自高等級功能安全的實現要求，對此法拉第采取了兩大技術方案。第一，在整個芯片實現流程中，全面采用楷登電子的統一安全格式（USF）；第二，充分利用 Cortex-A720AE 核簇的雙核鎖步（DCLS）運行模式特性。

在雙核鎖步模式下，兩顆處理器將逐時鐘周期同步執行相同的代碼，并持續對比運行狀態。法拉第不僅在 Cortex-A720AE 核中采用了該模式，還將這一技術應用于 SoC 中所有需要通過錯誤檢測實現功能安全合規的模塊。

雙核鎖步技術是邏輯運算過程中高效的錯誤檢測手段，但該技術不僅會增加邏輯設計的復雜度，還會給芯片布線和時序設計帶來嚴峻挑戰。其核心要求是：需為每一個時鐘周期內的待對比邏輯定義分組，并將每組邏輯的運行狀態信息布線至比較器中。

若待對比邏輯分組數量較多，布線和時序設計將陷入困境，且無論如何，都會改變子系統的原有布局。法拉第與客戶團隊協作，通過刪除、合并部分雙核鎖步分組，將分組數量精簡至近 100 個；隨后基于芯片數據框圖開展布圖規劃、單元布局和布線工作，有效緩解了布線擁塞問題。

接口模塊設計

ADAS SoC 的接口子系統絕非事后考量的附屬模塊，其 DDR4/5、PCIe 5.0 等接口需實現行業前沿的傳輸性能。為滿足這一要求，本次項目選用新思科技的頂級接口 IP。

圖 2 智能汽車的高級駕駛輔助系統，對車輛的計算、存儲及接口技術提出了越來越高的要求。

為達成客戶提出的性能指標，團隊將接口子系統的核心時鐘主頻設定為 800 兆赫，部分本地時鐘主頻更是達到 1 GHz。如此高速、復雜的時鐘架構，要求研發團隊嚴格遵循 IP 供應商的布局布線規范，同時在整個物理設計流程中開展精細化工作，保障信號完整性。

因此，團隊必須對接口 IP 的布圖規劃、單元布局，以及芯片凸點位置、封裝重布線層設計進行全面分析與優化，確保片上性能能夠有效傳導至封裝引腳。此外，團隊還對新思科技的設計約束文件（SDC）進行拆分，對每個關鍵模塊單獨進行約束設計，并對部分模塊進行重構 —— 這一過程實質上是對 IP 的定制化開發。

如期完成流片

值得欣喜的是，這款人工智能 ADAS SoC 于 2025 年第一季度如期完成流片，從項目啟動到流片僅耗時 6 個月。目前，該芯片已通過功能、功能安全及功耗全指標驗證，正式進入量產階段，計劃 2026 年初向各大汽車整車廠交付。

本次設計項目為我們積累了諸多寶貴經驗：第一，基于相對成熟的工藝節點，依然能夠打造出兼具高性能與極致低功耗的車規級人工智能芯片，這一結論對客戶的成本控制和供應鏈韌性建設具有重要意義；第二，真正的車規級功能安全要求，會貫穿從架構設計到物理設計的全流程，其實現離不開跨專業、跨企業、跨文化的深度、坦誠、持續的技術溝通；第三，當芯片設計突破現有技術邊界時，承擔從網表到流片全流程的企業，必須與選定的 IP 供應商、晶圓代工廠建立深厚的合作關系（而非單純的商業往來），同時與客戶構建緊密的協同開發體系 —— 在技術前沿領域，所有解決方案都源于高效的溝通協作。

法拉第為客戶這款人工智能 SoC 的成功落地深感自豪，也期待其在市場中取得優異表現。同時，我們也將把本次項目的技術經驗，應用于當下及未來更高要求的人工智能芯片設計中。

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