中國FlipFET技術，顛覆芯片

2025年，半導體行業正式叩響GAA時代。

隨著GAAFET 技術的落地，“邏輯芯片下一個大趨勢” 的光環也隨之褪去。

三星在3nm中已應用GAAFET技術，臺積電也表示今年下半年大規模生產的2nm芯片中將應用GAAFET技術。

那么 GAA 之后，誰來接棒？按此前的技術路徑，CFET 本是下一代架構的公認標桿。但隨著 VLSI 2025 的啟幕，中國北京大學提出的 FlipFET 技術，引起更大轟動。

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GAA之后，誰來接棒？

五十多年來，半導體行業一直依賴于一個簡單的公式：縮小晶體管尺寸，將更多晶體管封裝到每個晶圓上，然后看著性能飆升，成本驟降。

在2D晶體管時代，FinFET是扛大旗者。

在此之前是MOSFET，不過當柵極長度逼近20nm門檻時，對電流的控制能力急劇下降，漏電率也在升高，傳統的平面MOSFET正式走到盡頭。

2011年，英特爾率先將FinFET技術商業化，并應用于22nm制程，顯著提升性能與降低功耗。隨后，臺積電、三星等廠商跟進，FinFET技術大放異彩。之后為了提高晶體管性能并進一步減小面積，FinFET體系架構也進行了持續的改進。自16/14nm起，FinFET成為主流選擇。

步入5nm后，FinFET就開始面臨鰭片穩定性、柵極寬度限制及靜電問題等挑戰。FinFET依靠“修修補補”又熬過兩個制程節點。

進入3nm時代后，三星率先應用GAAFET技術，臺積電則相對保守，計劃在2nm制程中投入應用。

至于再下一代的三維晶體管結構，IMEC于2018年提出的補場效應晶體管（Complementary FET, CFET）被認為是一個有力的競爭者。

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為什么需要CFET？

至于為什么需要CFET，請看下面幾張圖片。

隨著 CMOS 技術的持續微縮，其縮放邏輯已從單純依靠縮小器件間距（如柵極間距、金屬間距），轉變為 “間距微縮 + 軌道優化” 的復合模式。在這種新邏輯下，為了適配軌道密度提升帶來的布局約束，同時平衡性能與功耗，減少鰭片數量成為必要的設計選擇。

然而，如圖1所示隨著鰭片數量的減少，整體性能也會降低。

圖1.標準單元縮放

圖2中顯示通過從 FinFET 轉向堆疊水平納米片 (HNS)，可以通過更寬的納米片堆疊和垂直堆疊多個納米片來改善/恢復性能。圖3展示了但正如在 FinFET 中看到的那樣，納米片縮放最終會導致性能下降。

圖2.納米片的優勢

圖3.納米片縮放限制

如圖4，CFET將不同導電溝道類型（N-FET和P-FET）的GAA器件在垂直方向進行高密度三維單片集成。相較于FinFET與GAAFET，CFET突破了傳統N/P-FET共平面布局間距的尺寸限制，可將集成電路中邏輯標準單元尺度微縮到4-T（Track）高度，同時將減少SRAM單元面積40%以上。

圖4.CFET堆疊方式

如圖5，CFET再次重置了縮放約束，因為nFET和pFET是堆疊的，器件之間的n-p間距變為垂直而不是水平，這使得圖更寬。

圖5.CFET 改進的縮放比例

圖 6 則比較了 HNS 和 CFET 性能與單元高度的關系，突出顯示了 CFET 的優勢。

圖6.HNS 與 CFET 性能與單元高度單片 CFET 與順序 CFET

根據此前IMEC公布的技術路線圖，憑借CFET，芯片工藝技術在2032年將有望進化到5埃米（0.5nm），2036年有望實現2埃米（0.2nm）。臺積電、三星、英特爾等都在實驗室中對CFET進行了預研開發。

如今 FlipFET 引發如此大規模的反響，部分原因在于其技術優勢，甚至優于 CFET。

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FlipFET，優于CFET

在去年6月召開的VLSI 2024上，北京大學吳恒研究員-黃如院士團隊首次提出了FlipFET技術。

在今年的VLSI 2025上，黃如院士團隊公布了新一代三維晶體管結構“倒裝堆疊晶體管（Flip FET, FFET）”，首次實現了8層晶體管的三維垂直集成，單位面積邏輯密度較傳統FinFET提升3.2倍，功耗降低58%。這一突破性成果被業界視為延續摩爾定律的最具潛力方案之一。

FlipFET與CFET技術，存在根本上的差異。

FFET技術的最大亮點之一在于其獨特的“雙面有源區 + 倒裝 + 背靠背自對準”設計。

CFET（互補場效應晶體管）是將 n 型和 p 型晶體管垂直堆疊在同一晶圓上，共享同一柵極實現互補功能。這種設計雖然能大幅縮小面積，但需要在同一晶圓上完成多層材料的精確對齊，制造復雜度極高。

不同于CFET依賴復雜的晶圓正面層疊工藝，FFET先在晶圓正面制造 n 型晶體管（如 FinFET NMOS），再通過鍵合另一晶圓并翻轉減薄，在背面制造 p 型晶體管（如 FinFET PMOS）。這種結構無需垂直堆疊，而是通過物理翻轉實現 n/p 器件的空間分離，從根本上避免了 CFET 的多層對齊難題。

那么，FlipFET 破解了哪些 CFET 面臨的 "老大難" 問題？

第一，CFET 的垂直堆疊易導致漏電流路徑增加，而 FlipFET 的雙面布局天然隔離了 n/p 器件的漏極。

第二，CFET 的垂直堆疊需要極高的層間對齊精度，任何偏差都會導致電阻激增。FlipFET 通過自對準有源區和背面光刻校正技術，將關鍵對準誤差控制在可接受范圍內。

第三，CFET 的高溫工藝限制了金屬互連材料的選擇，而 FlipFET 的低溫流程允許保留成熟的銅互連技術。

第四，CFET 的固定堆疊結構難以適應不同應用場景，而 FlipFET 支持 “漸進式創新”。其不僅適用于Fin結構的堆疊，還適用于下一代GAA納米片，具有很強的拓展性。

FlipFET技術備受關注意味著：在半導體技術領域，一個集成電路不僅可以在正面形成，還可以在背面形成的時代即將到來。

無獨有偶，在此前的IEDM2024 Press Kit的《Paper 2.5, TSMC’s Fully Functional Monolithic CFET Inverter at 48nm Gate Pitch》中，臺積電在最新的CFET進展中也幾乎同時引入了雙面供電與雙面信號互連的布局概念并實驗展示了晶圓鍵合和翻轉（Bonding + Flipping）技術的可行性，也證明了FlipFET技術涉及的極致晶圓減薄和雙面光刻技術的可行性。

不過，從技術思路來看，二者存在根本上的差異，現有的正面CFET加背部互連的方式仍然延續了晶圓鍵合的傳統三維集成方式，而FFET更傾向于等效利用晶圓的雙面集成空間，從而拓展了器件與互連集成布局的適用范圍，理論上具備了與平面集成方式一樣的技術迭代能力，等同于三維版的等比例縮小法則。

雖然研究團隊已經在硅片上演示了FlipFET，但他們并未止步于此。他們展示并模擬了FlipFET設計的進一步創新，例如具有自對準柵極的FlipFET、使用叉片（forksheet）并在隔離墻內嵌入電源軌的FlipFET，甚至將FlipFET概念應用于具有高縱橫比過孔的單片CFET，以實現4堆疊晶體管設計。

當 FlipFET 的技術細節被公開時，它所帶來的不僅是一項成果的亮相 —— 更意味著中國在先進邏輯器件領域長期 “跟跑” 的態勢被打破，全球半導體科研的話語體系里，從此有了更清晰的中國表達。這也引發臺積電、英特爾等巨頭的高度關注。臺積電研發總監指出，該技術“重新定義了三維集成的技術邊界”。

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1nm及以下芯片，在路上了

FlipFET與CFET技術將會被用于未來更為尖端的埃米級制程工藝。暫且不說0.5nm，距離最近的1nm制程，還需要多久才能到來？

此前數據顯示臺積電計劃在2027年達到A14節點，并在2030年達到A10節點，即1nm制程芯片。屆時，采用臺積電3D封裝技術的芯片晶體管數量將超過1萬億個，而采用傳統封裝技術的芯片晶體管數量將超過2000億個。

相比之下，采用4nm制程和傳統芯片封裝路徑的GH100只有800億個晶體管。

今年2月，市場消息稱臺積電正計劃在中國臺灣臺南建設一座擁有最先進1nm工藝節點制程技術產線的晶圓廠。據悉，這座新建的晶圓25廠將專注于生產12吋晶圓，工廠規模足夠容納6條產線。臺積電已向南部科學園區管理處提交了相關計劃，并透露了初步的產線配置。預計晶圓25廠的P1至P3產線將布置1.4nm制程技術，而P4至P6產線則將設置更為先進的1nm制程技術。

不過在臺積電的1nm制程中，應該不會用到CFET工藝。畢竟在2nm制程中，臺積電才剛剛用上GAA技術。

英特爾也是雄心勃勃，計劃在2025年開始大規模生產基于18A 制程技術的處理器，如果18A 能夠通過英偉達博通等設計廠商的驗證測試，英特爾將大大提升自身的市場競爭力。英特爾官網顯示，基于Intel 18A制程節點打造的首批產品 —— AI PC客戶端處理器Panther Lake和服務器處理器Clearwater Forest，其樣片現已出廠、上電運行并順利啟動操作系統。

英特爾 18A 制程采用了 RibbonFET 環繞柵（GAA）晶體管技術，相比此前的 FinFET 技術實現重大飛躍，不僅改進了柵極靜電，單位封裝的寬度更高，單位封裝的寄生電容也更小，靈活性也更高。

英特爾的目標則是在2025年將Intel 18A推向市場。根據外部預測，18A進入量產預計在2025 年年中，上市則可能要等到今年下半年。

IBM 正尋求與日本 Rapidus 公司建立長期合作伙伴關系，共同開發 1 納米以下芯片。在 2 納米合作的基礎上，IBM 已向 Rapidus 位于北海道的工廠派遣工程師，標志著兩家公司在追求下一代半導體生產以及日本加大對芯片創新投資的背景下，雙方的合作關系將更加深入。