芯和半導體代文亮博士：AI浪潮下EDA與系統協同

新一輪AI浪潮下，聚光燈下的主角已從“芯片”轉向了“系統”。作為算力提升的核心手段之一，Scaleup范式正從單芯片轉向以機柜為單位的整體性能躍遷。在這一架構下，幾十至上百個GPU、CPU、內存、存儲等單元，通過高速互聯網絡在機柜內整合為一個深度耦合、協同工作的“超級計算單元”。

在ICCAD2025主論壇，國內EDA代表企業芯和半導體CEO兼總裁代文亮博士在主旨演講中從系統級視角闡釋了“芯片設計到系統級集成設計”的趨勢，以及由此所引發的一系列EDA工具與設計體系的挑戰。

圖：芯和半導體CEO兼總裁代文亮博士

2025年，芯和半導體全面開啟“為AI而生”戰略，“EDA For AI”和“AI+EDA”雙線并進。

EDA FOR AI的含義，就是用EDA成就更好的AI基礎設施。芯和憑借在 Chiplet、先進封裝與系統領域的長期積淀以及多物理場仿真分析的技術優勢，在“從芯片到系統全棧 EDA”領域建立了先發優勢，全方位支撐 AI 算力芯片、AI 節點 Scale-Up 縱向擴展， AI 集群 Scale-Out 橫向擴張，保障 AI 算力穩定輸出。ICCAD上，芯和展示了三大核心平臺：Chiplet先進封裝設計平臺、封裝/PCB全流程設計平臺及集成系統仿真平臺。三大平臺全面對標，賦能 AI 硬件設施設計——從芯片級、節點級到集群級的算力、存儲、供電和散熱挑戰。

AI時代Chiplet應運而生

代博士稱，AI是第四代工業革命的核心驅動力，對AI時代來說，從云、管、端各個領域都有滲透，特別是在云端AI應用場景越來越多。AI是算力決定一切，所以算力也叫基礎設施。

在半導體技術持續向前的征程中，芯片制程的演進正逐漸觸及物理與工藝的雙重極限。隨著制程節點不斷向更小尺寸推進，導致單純依靠縮小晶體管尺寸來提升芯片性能的路徑愈發艱難，且成本呈指數級增長。在此背景下，Chiplet先進封裝技術憑借其獨特的優勢，成為突破芯片性能瓶頸、實現高性能計算的關鍵途徑。

Chiplet先進封裝技術通過優化芯片間的互連方式，顯著提高了數據傳輸帶寬，降低了信號延遲，為高性能計算、人工智能等對數據傳輸速度和計算能力要求極高的領域提供了有力支持,是目前全球所有AI算力芯片的通用架構。

為了解決Chiplet之間的互聯問題，全球半導體行業共同制定了UCIe標準。 UCIe標準經歷了多個版本的迭代，從1.0到如今的4.0，不斷發展和完善。它涵蓋了各種IO、協議和標準，對速度、頻率、功耗等關鍵參數都制定了一系列嚴格而細致的規范。

在UCIe標準的框架下，不同的芯片廠商可以按照統一的標準設計和制造Chiplet。芯片廠商可以專注于自身擅長的領域，發揮各自的技術優勢，開發出具有特色的Chiplet產品。而當這些Chiplet需要集成到一個系統中時，由于遵循了統一的標準，它們能夠輕松地實現互聯互通，大大提高了系統的集成度和可靠性。

代博士稱，芯和半導體自主研發的Chiplet先進封裝設計平臺打通了從芯片、載板到封裝的跨層級協同設計與分析鏈路。其核心突破在于多物理場協同仿真能力：不僅支持大規模數據通道的互連分析、信號完整性分析、電源完整性分析，更整合電-熱-應力等多物理場仿真，實現系統級性能與可靠性的閉環優化。這一設計仿真方法學直擊Chiplet設計的核心痛點——將傳統割裂的芯片設計與封裝仿真分析方法升級為系統驅動的協同流程STCO，顯著減少設計迭代次數，加速AI算力芯片的上市。

EDA跟生態強相關

代博士稱，Chiplet片上設計并非孤立存在，更像一個緊密協作的團隊、有機統一的系統。從芯片層面延伸至整個系統維度，可將其稱作一種協同共進的模式。

如今，單純依賴芯片工藝、單點架構優化已無法支持算力的指數級提升，必須通過算力、互連、存儲和封裝等多個維度、系統層面的協同創新，才能實現算力的指數級增長。也意味著，設計的優化不再囿于晶體管與工藝協同（
DTCO-DesignTechnologyCo-Optimization），而是擴展到系統架構（STCO-SystemTechnologyCo-Optimization）的整體聯動。

代博士表示，AI 大數據芯片首先要關注Scale up能力。得益于 Chiplet 技術的推進，可以實現板卡間的直接堆疊，形成類似英偉達 NVLink 72 和華為 384 超節點所展示的體系結構。在實現 Scale up 后，還需進一步布局Scale out。

要達成這些目標，關鍵在于多項核心技術的真正落地。其中，先進封裝技術至關重要，并且先進封裝、PCB 以及整機系統這三者必須統籌考量、協同規劃。過去連接器、高速板、板材等部件或許并未受到足夠重視，但隨著 AI 技術的迅猛發展，PCB 加工廠承接的 AI訂單已出現數倍增長，足見 AI 產業帶來的強勁推動力。

由此可見，從芯片到系統的全流程，必然要秉持STCO理念，實現系統層面的全方位覆蓋。芯片的仿真與設計過程不僅耗時漫長，且對工程師的專業水平要求極高。在此情形下，我們不禁思考：能否借助AI技術來優化這一流程？

AI + EDA

代博士稱，在面對海量案例與數據時，芯和期望達成這樣一種理想狀態：當新數據輸入時，結果能夠瞬間呈現。

AI 時代，數據堪稱重中之重。在芯和內部以及研發過程中，所有數據資源都具備相互共享、相互借鑒的巨大潛力，這具有極為重要的意義。

代博士稱，芯和半導體的目標是真正實現物理設計與物理仿真的一體化。具體而言，就是高效完成求解矩陣、求解方程等核心任務。從物理AI的發展層級來看，最低層級如同愛迪生通過大量實驗探索創新；再往上一層，能像門捷列夫發現元素周期表那樣，挖掘出數據背后的規律；而最高層級則如同牛頓總結出物理定律。我們期望EDA與AI也能朝著這個方向取得突破，實現“AI for science， AI for EDA”的愿景。

代博士總結指出，從EDA公司的視角來看，EDA技術必然與產業生態緊密相連、強相關。我們有必要將EDA、IP設計、封裝測試、系統應用以及整機制造等各個環節的標準全面整合提升，這一舉措具有極其重大的意義。正因如此，我們強調“芯和璀璨”的理念，芯和半導體EDA正是為助力AI發展而生。

掃碼報名：COMSOL多物理場仿真在半導體制程中的應用